【技术实现步骤摘要】
一种基于FPGA的高速低资源的二值卷积单元
本专利技术涉及数字电路设计
，更具体地，涉及一种基于FPGA的高速低资源的二值卷积单元。
技术介绍
近年来，卷积神经网络(CNN)被广泛应用于图像识别和物体检测等领域。随着网络的深度和结构复杂性不断增加带来的计算效率较低和功耗较大等问题，人们开始关注使用FPGA对CNN的运算进行加速。另一方面，研究人员发现，通过二值化手段将权重数据量化成1或-1，在基本保持网络原有精度的同时，显著降低了网络的参数规模和运算复杂度。这不仅极大提高了网络的推断速度，也为在资源有限的FPGA平台上部署大规模的CNN模型提供了支持。传统的二值卷积单元通常包含两个部分，分别为“二值乘法器”以及“多操作数加法树”，前者用以实现单比特权重与激活值的乘积，后者用以实现所有乘积结果的累加。“二值乘法器”根据单比特权重而产生激活值的原值或负值，负值计算包括“取反加一”。为了减少“加一”操作带来的资源开销，提出一种“近似二值乘法器”，它移除了二值乘法器中的加一操作，将卷积核参数的“-1”个数作为一个补偿值...
【技术保护点】
1.一种基于FPGA的高速低资源的二值卷积单元，其特征在于：所述的二值卷积单元包括若干个乘加单元MA，若干个加法树，/n所述的乘加单元MA所实现的运算为w
【技术特征摘要】
1.一种基于FPGA的高速低资源的二值卷积单元，其特征在于：所述的二值卷积单元包括若干个乘加单元MA，若干个加法树，
所述的乘加单元MA所实现的运算为w2i-1⊙I2i-1+w2i⊙I2i，所述的加法树完成所有乘加单元MA输出结果的求和操作；
所述的二值卷积单元所实现的运算如下：并输出：
其中，N表示卷积运算的长度，In表示输入特征图的激活值，Wn表示二值化权重，取值为-1或1，分别用单比特0和1代表，wn表示单比特，i表示大于0的整数。
2.根据权利要求1所述的基于FPGA的高速低资源的二值卷积单元，其特征在于：当N为偶数，所述的二值卷积单元包括N/2个的乘加单元MA，以及N/2个输入多操作数加法器，每两组Wn和每两组In作为一个乘加单元MA的输入数据；
当N为奇数，所述的二值卷积单元包括个的乘加单元MA单元，个输入多操作数加法器，以及一个近似二值乘法器用于处理余下的Wn数据和In数据。
3.根据权利要求2所述的基于FPGA的高速低资源的二值卷积单元，其特征在于：所述的乘加单元MA采用XilinxFPGA中进位链Carry4实现Mbit的有符号加法操作，Mbit表示位宽。
4.根据权利要求3所述的基于FPGA的高速低资源的二值卷积单元，其特征在于：对于Mbit的有符号加法操作，采用M个LUT6和个进位链Carry4实现有符号加法操作；每4个LUT6处理的结果输入一个进位链Carry4中进行处理，相邻的两个进位链Carry4级联，实现进位比特在个Carry4中传输。
5.根据权利要求4所述的基于FPGA的高速低资源的二值卷积单元，其特征...
【专利技术属性】
技术研发人员：黄以华，曾世豪，罗聪慧，黄文津，
申请(专利权)人：中山大学，
类型：发明
国别省市：广东;44
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