半导体测试芯片制造技术

本实用新型专利技术提供一种半导体测试芯片，供用于半导体组件的打线可靠度测试，包含半导体基底及至少一设置在该半导体基底上的测试芯片，该至少一测试芯片具有反向该半导体基底的顶面，及至少一自该顶面对外裸露的电连接垫，该电连接垫具有金属层及形成于金属层的至少部分表面的金属化合物层，其中，该金属化合物层包括金属氧化物，且该金属化合物层的厚度介于2nm至50nm。通过该金属化合物层的组成、厚度及图样的其中至少一种，仿真半导体组件的电连接垫的表面状态，或于不同环境的氧化及腐蚀破坏状况，得以加速利用该半导体测试芯片进行可靠度测试时的反应进行，以减少可靠度测试的时间。

【技术实现步骤摘要】
半导体测试芯片
本技术涉及一种半导体芯片，特别是涉及一种用于打线可靠度测试的半导体测试芯片。
技术介绍
随着电子产业品轻薄短小的需求及半导体技术的发展，半导体芯片的尺寸也越发微缩。其中，打线焊接则是能够让微缩尺寸的半导体芯片对外电连接的一重要技术，因此，如何确保半导体芯片打线的可靠度则是相关业者积极关注的重要课题。半导体芯片用于与打线连接的金属层一般是由铝或铜构成。然而，铝或铜由于容易被氧化，以及容易吸附外在环境的异质离子(例如氯离子、氮离子等)而产生金属化合物、含卤素化合物或含氮化合物，所述金属化合物、含卤素化合物，或含氮化合物，例如为氧化铝(Al2O3)、氧化铜(CuO)、氧化亚铜(Cu2O)、六氟化铝([AlF6]3-)、氟化铝(AlF3)、氯化铜(CuClx)，或氮化铝(AlN)，因此，当将表面氧化或是吸附异质离子(例如氯离子、氮离子等)的金属层进行打线、封装制成半导体组件使用的过程，由于所述金属氧化物及吸附于金属层的异质离子会影响该金属层的表面性质，或进一步对该金属层造成的腐蚀，或是于打线金属与金属层之间产生影响密着性的介金属化合物等，使得打线于半导体组件的使用过程剥离或脱落，而对组件的可靠度造成不良影响。因此，为了确保芯片的可靠度与良率，于封装前一般会先对半导体组件进行打线的可靠度测试。然而，可靠度测试由于需模拟不同的环境条件并需要长时间测试，因此，测试极为耗时。
技术实现思路
本技术的目的在于提供一种供用于半导体组件的打线可靠度测试的半导体测试芯片。本技术的半导体测试芯片，包含半导体基底及至少一测试芯片。该至少一测试芯片设置在该半导体基底上，包括反向该半导体基底的顶面，及至少一自该顶面对外裸露的电连接垫。该电连接垫包含金属层及以原子沉积方式形成于该金属层的至少部分表面的金属化合物层，且该金属化合物层包括与该金属层的金属原子相同的金属氧化物、含卤素金属化合物或含氮金属化合物。较佳地，本技术所述的半导体测试芯片，其中，该金属化合物层的厚度介于2nm至50nm。较佳地，本技术所述的半导体测试芯片，其中，该金属化合物层的厚度介于10nm至50nm。较佳地，本技术所述的半导体测试芯片，其中，该至少一测试芯片还包含供该至少一测试芯片对外电连接的测试电路。较佳地，本技术所述的半导体测试芯片，其中，该半导体测试芯片包含多个阵列分布于该半导体基底的测试芯片，其中，每一测试芯片还包含测试电路，且所述测试芯片可借由所述测试电路电连接。较佳地，本技术所述的半导体测试芯片，其中，该每一测试芯片还具有位于该测试电路上方并与该测试电路电连接的重布线路，及覆盖该重布线路并具有至少一开口的介电层，每一电连接垫与该重布线路电连接并自相应的其中一开口对外裸露。较佳地，本技术所述的半导体测试芯片，其中，该金属层与该测试电路电连接，且该金属化合物层完全覆盖该金属层表面。较佳地，本技术所述的半导体测试芯片，其中，该金属层与该测试电路电连接，且该金属化合物层部分覆盖该电连接垫表面。较佳地，本技术所述的半导体测试芯片，其中，该金属化合物层还延伸覆盖该至少一测试芯片的介电层。本技术的有益的效果在于：利用令半导体测试芯片用于对外电连接的电连接垫的至少部分表面形成一层包括金属氧化物的金属化合物层，而可在利用该半导体测试芯片进行打线的可靠度测试时，通过该金属化合物层的组成、厚度及图样的其中至少一种，仿真半导体组件的电连接垫的表面状态，如粗糙度、氧化状态等，及或于不同环境的氧化及腐蚀破坏状况，而得以加速利用该半导体测试芯片进行可靠度测试时的反应进行，以减少可靠度测试的时间。附图说明图1是本技术半导体测试芯片的实施例的俯视示意图；图2是说明该实施例的其中一测试芯片的剖视结构示意图；图3是说明该实施例的电连接垫的局部剖视结构示意图；图4(a)、(b)、(c)是说明于金属层上形成金属化合物层的TEM图。具体实施方式下面结合附图及实施例对本技术进行详细说明。要说明的是，本技术附图仅为表示组件间的结构及/或位置相对关系，与各组件的实际尺寸非直接相关。本技术的半导体测试芯片是供用于打线可靠度测试。参阅图1、2，该半导体测试芯片的一实施例包含一半导体基底2及数个测试芯片3。该半导体基底2可选自硅、化合物半导体如碳化硅(SiC)，或砷化镓(GaAs)、磷化铟(InP)等III-IV族，或氧化锌(ZnO)、碲化镉(CdTe)等II-VI族半导体材料。所述测试芯片3以阵列排列方式设置于该半导体基底2上。每一测试芯片3具有一反向该半导体基底2的顶面、一测试电路31、一位于该测试电路31上方并与该测试电路31电连接的重布线路32、一覆盖该重布线路32并具有至少一开口331的介电层33、分别与该重布线路32连接并自该介电层33相应的其中一开口331对外裸露的电连接垫34。详细的说，该测试电路31具有多层交互层迭的设置于该半导体基底2上的介电绝缘层311、金属线路层312，及多数贯穿所述介电绝缘层311以分别将所述金属线路层312做不同电连接的导电贯孔313，通过所述导电贯孔313与不同的金属线路层312电连接，以形成不同的导通回路。其中，为了仿真一般功能芯片的电路，该测试电路31的介电绝缘层311及金属线路层312的层数、厚度、电连接关系等也可完全仿真功能芯片的电路结构，如此，可借由该测试芯片3的电路测试结果反馈至功能完整之芯片，以对应调整功能芯片的电路设计。前述该介电绝缘层311可选自二氧化硅、氮化硅、氮氧化硅、或高分子材料，该金属线路层312及该导电贯孔313则可各别选自钨、铝、铜、铝合金，或铜合金等导电材料。由于该测试电路31的相关制程及使用材料为半导体
者周知，因此不再多加赘述。该重布线路32设于该测试电路31上方并与该测试电路31电连接。该介电层33覆盖该重布线路32并具有多个可令该重布线路32裸露的开口331。其中，该重布线路32选自钨、铝、铜、铝合金，或铜合金等导电材料，该介电层33可选自二氧化硅、氮化硅、氮氧化硅或高分子材料。所述电连接垫34与该重布线路32自所述开口331裸露的表面连接并分别自相应的开口331对外裸露，用以供后续打线或形成焊锡或铜凸块，而令所述金属线路层312串接成至少一独立的导电回路。详细的说，每一电连接垫34具有一与该重布线路32自所述开口331裸露的表面连接的金属层341，及一形成于金属层341的至少部分表面的金属化合物层342。该金属层341由适合的现有材料，例如由铝、铝合金、铜或铜合金等材料构成，该金属化合物层342的材料可为适合的现有材料，包括金属氧化物，以及含卤素金属化合物、含氮金属化合物，及含氧金属化合物的其中至少一者。于一些实施例中，该金属化合物层342的厚度介于2nm至50nm。较佳地，该金属化合物层342的厚度大于5nm。本文档来自技高网...

【技术保护点】
1.一种半导体测试芯片，供用于半导体组件的打线可靠度测试，包含：半导体基底；及至少一设置在该半导体基底上的测试芯片，其特征在于：该至少一测试芯片包括：/n反向该半导体基底的顶面；及/n至少一电连接垫，自该顶面对外裸露，且包含金属层，及以原子沉积方式形成于该金属层的至少部分表面的金属化合物层，且该金属化合物层包括与该金属层的金属原子相同的金属氧化物、含卤素金属化合物或含氮金属化合物。/n

【技术特征摘要】
1.一种半导体测试芯片，供用于半导体组件的打线可靠度测试，包含：半导体基底；及至少一设置在该半导体基底上的测试芯片，其特征在于：该至少一测试芯片包括：
反向该半导体基底的顶面；及
至少一电连接垫，自该顶面对外裸露，且包含金属层，及以原子沉积方式形成于该金属层的至少部分表面的金属化合物层，且该金属化合物层包括与该金属层的金属原子相同的金属氧化物、含卤素金属化合物或含氮金属化合物。


2.根据权利要求1所述的半导体测试芯片，其特征在于：该金属化合物层厚度介于2nm至50nm。


3.根据权利要求2所述的半导体测试芯片，其特征在于：该金属化合物层厚度介于10nm至50nm。


4.根据权利要求1所述的半导体测试芯片，其特征在于：该至少一测试芯片还包含供该至少一测试芯片对外电连接的测试电路。


5.根据权利要求1所述的半导体...

【专利技术属性】
技术研发人员：郭浩中，丁肇诚，
申请(专利权)人：丁肇诚，
类型：新型
国别省市：中国台湾;71