一种水声通信多核数字信号处理电路板制造技术

本实用新型专利技术公开了一种水声通信多核数字信号处理电路板。所述电路板包括OMAP‑L138处理器、FPGA处理器、DDR2数据存储电路、NandFlash程序存储电路、电源供电电路、温度检测电路、电源电压检测电路和串行配置存储电路。上述各电路模块均置于电路板中。本实用新型专利技术采用OMAP‑L138处理器和FPGA处理器，OMAP‑L138内含一个ARM9核和DSP核C6748，ARM核用于移植Linux系统，运行水声通信的网络协议，数据经过双核通信与DSP核进行传输，DSP核主要对数据进行调制和解调数字信号处理，再交由FPGA进行传输，FPGA则是并行发送调制数据和并行接收采集回来的数据。

【技术实现步骤摘要】
一种水声通信多核数字信号处理电路板
本技术涉及水下通信系统、声波信号处理领域，特别涉及一种水声通信多核数字信号处理电路板。
技术介绍
地球上的海洋资源蕴含量巨大，而大陆的资源比较有限。因此，现在的海洋检测和海下资源探测开发是各个临海国家最为注重的问题之一。水声通信技术快速网络化，对海洋一些数据进行监测和采集非常有帮助，而这需要稳定和可靠的水声通信机来保证。而水声通信机的一个重要的硬件部分则是数字信号处理电路板，现有的水声通信机的数字处理板大都只有一个DSP处理器或者FPGA处理器，只有少部分同时具有两者，且需要PC主机的配合才能组成一个水下通信节点，相当不方便也比较昂贵。在文献“一种应用于水声通信的数字信号处理板”中，其只有一个FPGA处理器，且需要将数据传输给外部计算单元，这样造成了使用不方便且增加了额外的成本(专利：一种应用于水声通信的数字信号处理版，中国专利公开号：CN208873143U)。而本技术集成FPGA+ARM+DSP三个处理器，ARM核移植Linux系统，运行网络协议，从而达到PC主机的作用。DSP核主要对数据进行调制和解调等数字信号处理，再交由FPGA进行传输，FPGA则是并行发送调制数据和并行接收采集回来的数据。
技术实现思路
本技术要解决的技术问题在于，提供一种水声通信多核数字信号处理电路板，能够满足水下通信的功能和水下组网的功能。本技术的目的至少通过如下技术方案之一实现。一种水声通信多核数字信号处理电路板，包括OMAP-L138处理器、FPGA处理器、DDR2数据存储电路、NandFlash程序存储电路、电源供电电路、温度检测电路、电源电压检测电路和串行配置存储电路；所述OMAP-L138处理器，包括ARM核和DSP核；所述ARM核用于移植Linux系统，运行网络协议；所述DSP核用于运行调制和解调的数字信号处理算法；所述FPGA处理器用于与OMAP-L138处理器的DSP核进行数据交换，传输调制数据和接收采集到的数据；所述DDR2数据存储电路用于缓冲OMAP-L138处理器的DSP核和ARM核运行程序时产生的数据；所述NandFlash程序存储电路主要用于存放Linux系统及存储DSP核固化程序；所述温度检测电路用来检测电路板的温度，防止过热；所述电源供电电路用于为OMAP-L138处理器、FPGA处理器、DDR2数据存储电路、NandFlash程序存储电路、温度检测电路、电源电压检测电路和串行配置存储电路提供电源；所述电源电压检测电路则是检测供电电路的情况，进行电源管理；所述串行配置存储电路用于存放FPGA处理器的配置信息和固化程序。进一步地，所述DDR2数据存储电路中包括芯片MT47H128M16以及若干不同取值的排阻、电阻和电容；所述电阻包括第一电阻到第十七电阻；所述电容包括第一电容到第十三电容；所述排阻包括第一排阻到第八排阻；DDR2数据存储电路用来缓冲DSP核采集的数据、缓冲DSP核运行算法时产生的数据和ARM核运行程序时产生的数据；芯片MT47H128M16的VDD1到VDD5引脚、VDDQ1到VDDQ10引脚和VDDL引脚连接至VCC-1V8D；第三电阻与第一电容并联，一端连接至VCC-1V8D，另一端连接至芯片MT47H128M16的VREF引脚；第六电阻与第二电容并联，一段连接至DGND，另一端连接至芯片MT47H128M16的VREF引脚；第一电阻一端连接芯片MT47H128M16的BA0引脚，另一端连接CPU-DDR-BA0；第二电阻一端连接芯片MT47H128M16的BA1引脚，另一端连接CPU-DDR-BA1；第四电阻一端连接芯片MT47H128M16的BA2引脚，另一端连接CPU-DDR-BA2；第五电阻一端连接芯片MT47H128M16的ODT引脚，另一端连接DGND；第七电阻一端连接芯片MT47H128M16的CSn引脚，另一端连接CPU-DDR-CSn；第八电阻一端连接芯片MT47H128M16的CASn引脚，另一端连接CPU-DDR-CASn；第九电阻一端连接芯片MT47H128M16的RASn引脚，另一端连接CPU-DDR-RASn；第十电阻一端连接芯片MT47H128M16的WEn引脚，另一端连接CPU-DDR-Wen；第十一电阻一端连接芯片MT47H128M16的CKE引脚，另一端连接CPU-DDR-CKE；第一排阻一端的四个引脚分别连接芯片MT47H128M16的A0、A1、A2和A3引脚，另一端的四个引脚分别连接CPU-DDR-A0、CPU-DDR-A1、CPU-DDR-A2和CPU-DDR-A3；第二排阻一端的四个引脚分别连接芯片MT47H128M16的A4、A5、A6和A7引脚，另一端的四个引脚分别连接CPU-DDR-A4、CPU-DDR-A5、CPU-DDR-A6和CPU-DDR-A7；第三排阻一端的四个引脚分别连接芯片MT47H128M16的A8、A9、A10和A11引脚，另一端的四个引脚分别连接CPU-DDR-A8、CPU-DDR-A9、CPU-DDR-A10和CPU-DDR-A11；第四排阻一端的前两个引脚分别连接芯片MT47H128M16的A12和A13引脚，另一端的前两个引脚分别连接CPU-DDR-A12和CPU-DDR-A13；第十二电阻一端连接芯片MT47H128M16的CK引脚，另一端连接CPU-DDR-CLK-P；第十三电阻一端连接芯片MT47H128M16的CKn引脚，另一端连接CPU-DDR-CLK-N；第十四电阻一端连接芯片MT47H128M16的UDQS引脚，另一端连接CPU-DDR-DQS1；第十五电阻一端连接芯片MT47H128M16的LDQS引脚，另一端连接CPU-DDR-DQS0；第十六电阻一端连接芯片MT47H128M16的UDM引脚，另一端连接CPU-DDR-DQM1；第十七电阻一端连接芯片MT47H128M16的LDM引脚，另一端连接CPU-DDR-DQM0；芯片MT47H128M16的VSSQ1到VSSQ10引脚、VSS1到VSS5引脚和VSSDL引脚连接至DGND；第五排阻一端的四个引脚分别连接芯片MT47H128M16的DQ0、DQ1、DQ2和DQ3引脚，另一端的四个引脚分别连接CPU-DDR-DQ0、CPU-DDR-DQ1、CPU-DDR-DQ2和CPU-DDR-DQ3；第六排阻一端的四个引脚分别连接芯片MT47H128M16的DQ4、DQ5、DQ6和DQ7引脚，另一端的四个引脚分别连接CPU-DDR-DQ4、CPU-DDR-DQ5、CPU-DDR-DQ6和CPU-DDR-DQ7；第七排阻一端的四个引脚分别连接芯片MT47H128M16的DQ8、DQ9、DQ10和DQ11引脚，另一端的四个引脚分别连接CPU-DDR-DQ8、CPU-DDR-DQ9、CPU-DDR-DQ10和CPU-DDR-DQ11；第八排阻一端的前两个引脚分别连接芯片MT47H128M16的DQ12、DQ13、DQ本文档来自技高网...

【技术保护点】
1.一种水声通信多核数字信号处理电路板，其特征在于，包括OMAP-L138处理器、FPGA处理器、DDR2数据存储电路、NandFlash程序存储电路、电源供电电路、温度检测电路、电源电压检测电路和串行配置存储电路；/n所述OMAP-L138处理器，包括ARM核和DSP核；所述ARM核用于移植Linux系统，运行网络协议；所述DSP核用于运行调制和解调的数字信号处理算法；/n所述FPGA处理器用于与OMAP-L138处理器的DSP核进行数据交换，传输调制数据和接收采集到的数据；/n所述DDR2数据存储电路用于缓冲OMAP-L138处理器的DSP核和ARM核运行程序时产生的数据；/n所述NandFlash程序存储电路主要用于存放Linux系统及存储DSP核固化程序；/n所述温度检测电路用来检测电路板的温度，防止过热；/n所述电源供电电路用于为OMAP-L138处理器、FPGA处理器、DDR2数据存储电路、NandFlash程序存储电路、温度检测电路、电源电压检测电路和串行配置存储电路提供电源；/n所述电源电压检测电路则是检测供电电路的情况，进行电源管理；/n所述串行配置存储电路用于存放FPGA处理器的配置信息和固化程序。/n...

【技术特征摘要】
1.一种水声通信多核数字信号处理电路板，其特征在于，包括OMAP-L138处理器、FPGA处理器、DDR2数据存储电路、NandFlash程序存储电路、电源供电电路、温度检测电路、电源电压检测电路和串行配置存储电路；
所述OMAP-L138处理器，包括ARM核和DSP核；所述ARM核用于移植Linux系统，运行网络协议；所述DSP核用于运行调制和解调的数字信号处理算法；
所述FPGA处理器用于与OMAP-L138处理器的DSP核进行数据交换，传输调制数据和接收采集到的数据；
所述DDR2数据存储电路用于缓冲OMAP-L138处理器的DSP核和ARM核运行程序时产生的数据；
所述NandFlash程序存储电路主要用于存放Linux系统及存储DSP核固化程序；
所述温度检测电路用来检测电路板的温度，防止过热；
所述电源供电电路用于为OMAP-L138处理器、FPGA处理器、DDR2数据存储电路、NandFlash程序存储电路、温度检测电路、电源电压检测电路和串行配置存储电路提供电源；
所述电源电压检测电路则是检测供电电路的情况，进行电源管理；
所述串行配置存储电路用于存放FPGA处理器的配置信息和固化程序。


2.根据权利要求1所述的一种水声通信多核数字信号处理电路板，其特征在于，所述DDR2数据存储电路中包括芯片MT47H128M16(U1)以及若干不同取值的排阻、电阻和电容；所述电阻包括第一电阻(R1)到第十七电阻(R17)；所述电容包括第一电容(C1)到第十三电容(C13)；所述排阻包括第一排阻(PR1)到第八排阻(PR8)；
DDR2数据存储电路用来缓冲DSP核采集的数据、缓冲DSP核运行算法时产生的数据和ARM核运行程序时产生的数据；
芯片MT47H128M16(U1)的VDD1到VDD5引脚、VDDQ1到VDDQ10引脚和VDDL引脚连接至VCC-1V8D；第三电阻(R3)与第一电容(C1)并联，一端连接至VCC-1V8D，另一端连接至芯片MT47H128M16(U1)的VREF引脚；第六电阻(R6)与第二电容(C2)并联，一段连接至DGND，另一端连接至芯片MT47H128M16(U1)的VREF引脚；第一电阻(R1)一端连接芯片MT47H128M16(U1)的BA0引脚，另一端连接CPU-DDR-BA0；第二电阻(R2)一端连接芯片MT47H128M16(U1)的BA1引脚，另一端连接CPU-DDR-BA1；第四电阻(R4)一端连接芯片MT47H128M16(U1)的BA2引脚，另一端连接CPU-DDR-BA2；第五电阻(R5)一端连接芯片MT47H128M16(U1)的ODT引脚，另一端连接DGND；第七电阻(R7)一端连接芯片MT47H128M16(U1)的CSn引脚，另一端连接CPU-DDR-CSn；第八电阻(R8)一端连接芯片MT47H128M16(U1)的CASn引脚，另一端连接CPU-DDR-CASn；第九电阻(R9)一端连接芯片MT47H128M16(U1)的RASn引脚，另一端连接CPU-DDR-RASn；第十电阻(R10)一端连接芯片MT47H128M16(U1)的WEn引脚，另一端连接CPU-DDR-Wen；第十一电阻(R11)一端连接芯片MT47H128M16(U1)的CKE引脚，另一端连接CPU-DDR-CKE；第一排阻(PR1)一端的四个引脚分别连接芯片MT47H128M16(U1)的A0、A1、A2和A3引脚，另一端的四个引脚分别连接CPU-DDR-A0、CPU-DDR-A1、CPU-DDR-A2和CPU-DDR-A3；第二排阻(PR2)一端的四个引脚分别连接芯片MT47H128M16(U1)的A4、A5、A6和A7引脚，另一端的四个引脚分别连接CPU-DDR-A4、CPU-DDR-A5、CPU-DDR-A6和CPU-DDR-A7；第三排阻(PR3)一端的四个引脚分别连接芯片MT47H128M16(U1)的A8、A9、A10和A11引脚，另一端的四个引脚分别连接CPU-DDR-A8、CPU-DDR-A9、CPU-DDR-A10和CPU-DDR-A11；第四排阻(PR4)一端的前两个引脚分别连接芯片MT47H128M16(U1)的A12和A13引脚，另一端的前两个引脚分别连接CPU-DDR-A12和CPU-DDR-A13；第十二电阻(R12)一端连接芯片MT47H128M16(U1)的CK引脚，另一端连接CPU-DDR-CLK-P；第十三电阻(R13)一端连接芯片MT47H128M16(U1)的CKn引脚，另一端连接CPU-DDR-CLK-N；第十四电阻(R14)一端连接芯片MT47H128M16(U1)的UDQS引脚，另一端连接CPU-DDR-DQS1；第十五电阻(R15)一端连接芯片MT47H128M16(U1)的LDQS引脚，另一端连接CPU-DDR-DQS0；第十六电阻(R16)一端连接芯片MT47H128M16(U1)的UDM引脚，另一端连接CPU-DDR-DQM1；第十七电阻(R17)一端连接芯片MT47H128M16(U1)的LDM引脚，另一端连接CPU-DDR-DQM0；芯片MT47H128M16(U1)的VSSQ1到VSSQ10引脚、VSS1到VSS5引脚和VSSDL引脚连接至DGND；第五排阻(PR5)一端的四个引脚分别连接芯片MT47H128M16(U1)的DQ0、DQ1、DQ2和DQ3引脚，另一端的四个引脚分别连接CPU-DDR-DQ0、CPU-DDR-DQ1、CPU-DDR-DQ2和CPU-DDR-DQ3；第六排阻(PR6)一端的四个引脚分别连接芯片MT47H128M16(U1)的DQ4、DQ5、DQ6和DQ7引脚，另一端的四个引脚分别连接CPU-DDR-DQ4、CPU-DDR-DQ5、CPU-DDR-DQ6和CPU-DDR-DQ7；第七排阻(PR7)一端的四个引脚分别连接芯片MT47H128M16(U1)的DQ8、DQ9、DQ10和DQ11引脚，另一端的四个引脚分别连接CPU-DDR-DQ8、CPU-DDR-DQ9、CPU-DDR-DQ10和CPU-DDR-DQ11；第八排阻(PR8)一端的前两个引脚分别连接芯片MT47H128M16(U1)的DQ12、DQ13、DQ14和DQ15引脚，另一端的前两个引脚分别连接CPU-DDR-DQ12、CPU-DDR-DQ13、CPU-DDR-DQ14和CPU-DDR-DQ15；第三电容(C3)到第十三电容(C13)一共11个电容一起并联，第三电容(C3)的一端连接至VCC-1V8D，另一端连接至DGND。


3.根据权利要求1所述的一种水声通信多核数字信号处理电路板，其特征在于，所述NandFlash程序存储电路包括NandFlash芯片MT29F4G08ABA(U2)、第一电感(L1)以及若干不同取值的电阻和电容；所述电阻包括第十八电阻(R18)到第二十二电阻(R22)；所述电容包括第十四电容(C14)到第十七电容(C17)；
NandFlash程序存储电路主要用于存放Linux系统及存储DSP核固化程序；
第一电感(L1)一端连接VCC-3V3D，另一端连接VCC-3V3AFLA；第十四电容(C14)～第十七电容(C17)并联，第十四电容(C14)的一端连接至VCC-3V3AFLA，另一端连接至DGND；芯片MT29F4G08ABA(U2)的VCC引脚连接至VCC-3V3AFLA；第十八电阻(R18)一端连接至VCC-3V3AFLA，另一端连接至EMA-CSn和芯片MT29F4G08ABA(U2)的CE引脚；第十九电阻(R19)一端连接至VCC-3V3AFLA，另一端连接至EMA-OEn和芯片MT29F4G08ABA(U2)的RE引脚；第二十电阻(R20)一端连接至VCC-3V3AFLA，另一端连接至EMA-WEn和芯片MT29F4G08ABA(U2)的WE引脚；第二十一电阻(R21)一端连接至VCC-3V3AFLA，另一端连接至芯片MT29F4G08ABA(U2)的WP引脚；第二十二电阻(R22)一端连接至VCC-3V3AFLA，另一端连接至EMA-WAIT0和芯片MT29F4G08ABA(U2)的R/B引脚；EMA-A2连接至芯片MT29F4G08ABA(U2)的CLE引脚；EMA-A1连接至芯片MT29F4G08ABA(U2)的ALE引脚；芯片MT29F4G08ABA(U2)的I/O0到I/O7引脚分别连接至EDA-D0到EDA-D7；芯片MT29F4G08ABA(U2)的VSS引脚连接至DGND。


4.根据权利要求1所述的一种水声通信多核数字信号处理电路板，其特征在于，所述电源供电电路包括芯片TPS650250(U3)、第一二极管(D1)以及若干不同取值的电阻、电容、三极管和电感；所述电阻包括第二十三电阻(R23)到第四十九电阻(R49)；所述电容包括第十八电容(C18)到第三十三电容(C33)；所述电感为第二电感(L2)到第六电感(L6)；所述三极管包括第一三极管(Q1)、第二三极管(Q2)、第三三极管(Q3)和第四三极管(Q4)；
芯片TPS650250(U3)通过将输入的5V电源转换为五路电源，分别为三路DCDC电源和两路LDO电源，三路DCDC电源分别为3.3V、1.8V和1.3V，两路LDO电源分别为2.5V和1.2V；采用3.3V电源、1.8V电源、1.3V电源和1.2V电源对OMAP-L138处理器进行供电，采用3.3V电源、2.5V电源和1.2V电源对FPGA处理器进行供电，采用1.8V电源对DDR2数据存储电路供电，采用3.3V电源对NandFlash程序存储电路、温度检测电路、电源电压检测电路和串行配置存储电路进行供电；
DSP-FPGA+5V连接芯片TPS650250(U3)的VCC、VINDCDC1、EN_DCDC1、VINDCDC2、EN_DCDC2、VINDCDC3、VINLDO和DEFDCDC1引脚；第二电感(L2)一端连接芯片TPS650250(U3)的L1引脚，另一端连接至VDCDC1引脚和VCC-3V3D-CHIP-OUT；芯片TPS650250(U3)的PGND1、PGND2、PAD和DEFDCDC2引脚连接至DGND；第四电感(L4)一端连接芯片TPS650250(U3)的L2引脚，另一端连接至VDCDC2引脚和VCC-1V8D-CHIP-OUT；第二十六电阻(R26)一端连接芯片TPS650250(U3)的PWRFAIL_N引脚，另一端连接第一二极管(D1)的负极，第一二极管(D1)正极连接至DSP-FPGA+5V；第二十七电阻(R27)一端连接芯片TPS650250(U3)的AGND1引脚，另一端连接DGND；第三十电阻(R30)一端连接芯片TPS650250(U3)的AGND2引脚，另一端连接DGND；DSP-FPGA+5V连接芯片TPS650250(U3)的VINDCDC3和VINLDO引脚；芯片TPS650250(U3)的PGND3引脚连接至DGND；第三十三电阻(R33)一端连接DSP-FPGA+5V，另一端连接至芯片TPS650250(U3)的EN-DCDC3引脚；第三十五电阻(R35)一端连接DGND，另一端连接至芯片TPS650250(U3)的MODE引脚；第三十九电阻(R39)一端连接DSP-FPGA+5V，另一端连接至芯片TPS650250(U3)的EN-LDO引脚；第四十一电阻(R41)一端连接DGND，另一端连接至芯片TPS650250(U3)的EN-VDD-ALIVE引脚；第四十二电阻(R42)一端连接DSP-FPGA+5V，另一端连接至芯片TPS650250(U3)的PWRF...

【专利技术属性】
技术研发人员：余华，黄灿群，季飞，陈芳炯，
申请(专利权)人：华南理工大学，
类型：新型
国别省市：广东;44