具有片内并行接口的片上系统技术方案

本发明专利技术涉及一种具有片内并行接口的片上系统，所述片上系统包括通过系统总线交互的MCU内核和FPGA模块，其中，利用所述FPGA模块的可编程逻辑资源在片内构建出至少一个并行接口，每个所述并行接口均包括两个以上的并行通道，所述并行通道的数量和每个所述并行通道的数据宽度通过所述MCU内核进行动态配置。所述片上系统采用片内设置的并行接口进行数据传输，有望获得较高的传输速率，提高了片上系统的应用灵活性，而且所述并行接口的并行通道数量及每个所述并行通道的数据宽度可以根据需要进行动态配置，方便用户使用，便于满足多样化的数据传输需求。

【技术实现步骤摘要】
具有片内并行接口的片上系统
本专利技术涉及FPGA开发领域，尤其涉及一种具有片内并行接口的片上系统。
技术介绍
传统FPGA(FieldProgrammableGateArray，现场可编程门阵列)和CPU(中央处理器)分立器件的功能和性能越来越难以满足日益庞大、多样化的数据处理需求。为了满足性能、可扩展以及集成的要求，业界提出了综合FPGA和CPU优势的基于FPGA和MCU(Micro-controllerUnit，微控制器)实现的片上系统(SoC)架构，通过将MCU、存储器、外部设备等与FPGA内核连接起来，能根据不同应用场景自由扩展外部设备，具有良好的扩展性，满足不同应用领域的需求，现已成为一个技术热点。MCU与外部设备之间的通讯接口包括串行接口和并行接口两种，串行接口采用串行通信方式，通信线路简单，但是数据只能一位一位地传送，传送速度较慢。并行接口采用并行通信方式，在多条数据线上，以字节或者字传输信息，数据同时进行传送，相比同时钟频率下的串行接口，数据的传输更快，而且相比串行数据接口规定的格式，并行数据基本不要求固定的格式，这使得数据传输更加简单，基于该些优点，并行接口在一些需要短距离进行高速度数据传输的场合以及需要操作速度较快的设备时常被采用，可以获得较高的传输速率。为了优化基于MCU和FPGA实现的片上系统设计，提升片上系统的数据传输性能，提升片上系统的应用灵活性，本专利技术提出了一种具有片内并行接口的片上系统。
技术实现思路
本专利技术提供一种具有片内并行接口的片上系统，所述片上系统基于MCU和FPGA的资源实现，利用片内构建的并行接口，所述片上系统可实现较高的传输速率，具有较高的应用灵活性。本专利技术提供的具有片内并行接口的片上系统，所述片上系统包括通过系统总线交互的MCU内核和FPGA模块，其中，利用所述FPGA模块的可编程逻辑资源在片内构建出至少一个并行接口，每个所述并行接口均包括两个以上的并行通道，所述并行通道的数量和每个所述并行通道的数据宽度通过所述MCU内核进行动态配置。可选的，所述并行接口包括与所述系统总线连接的总线接口单元，所述总线接口单元通过所述系统总线获取所述MCU内核发送的有关所述并行通道的配置信息，并通过所述FPGA模块的可编程逻辑资源配置出各个所述并行通道。可选的，所述并行接口包括与所述总线接口单元连接的并行接口控制器单元，所述并行接口控制器单元包括多个寄存器，每个所述寄存器的地址均被映射至所述MCU内核的地址存储空间，所述总线接口单元获取的有关所述并行通道的配置信息被映射至相应的寄存器存储。可选的，所述并行接口包括与各个所述并行通道对应设置的并行通道接口，各个所述并行通道接口按照并行接口协议与所述MCU内核的外部设备通信，所述并行接口控制器单元将存储于各个所述寄存器的信息映射为针对各个所述并行通道接口的配置信息。可选的，所述并行接口控制器单元包括寄存器读写时序逻辑，所述寄存器读写时序逻辑接收所述总线接口单元输出的寄存器的地址信息以选择相应的寄存器，所述寄存器读写时序逻辑还接收有关所述并行通道的配置信息并映射至对应地址的寄存器。可选的，所述并行接口控制器单元包括与所述并行接口内的每个所述并行通道对应的并口配置寄存器，所述并口配置寄存器用来存储所述MCU内核分配给对应的并行通道的数据宽度的信息；并且，与同一个所述并行接口对应的并口配置寄存器的数量为所述并行接口中并行通道的数量。可选的，所述并行接口控制器单元还包括与所述并行接口内的每个所述并行通道对应的并口控制寄存器、并口状态寄存器、并口输入寄存器和并口输出寄存器，所述并口控制寄存器用于在通过对应的并行通道接口进行读数据或写数据时存储控制信息，所述并口状态寄存器用来存储对应的并行通道接口的状态信息，所述并口输入寄存器用来存储从对应的并行通道接口读出的数据，所述并口输出寄存器用来存储要写入对应的并行通道接口的数据。可选的，所述并行接口控制器单元还包括与所述并行接口内的每个所述并行通道对应的时钟分频寄存器，所述时钟分频寄存器与所述MCU内核的时钟信号连接，且用来存储针对对应的并行通道接口的时钟分频系数。可选的，所述并行接口包括与所述并行接口控制器单元连接的时钟发生器单元，所述时钟发生器单元用于获取所述并行接口控制器单元输出的时钟分频系数以及所述MCU内核的时钟信号，并生成分频时钟。可选的，所述并行接口包括与所述并行接口控制器单元连接的数据接收发送器单元，所述数据接收发送器单元用于在所述MCU内核的控制下，从所述并行接口控制器单元获取数据并处理为与各个所述并行通道的数据宽度以及所述分频时钟匹配的数据。本专利技术提供的具有片内并行接口的片上系统，采用片内设置的并行接口进行数据传输，有望获得较高的传输速率，提高了片上系统的应用灵活性，而且，所述并行接口的并行通道数量及每个所述并行通道的数据宽度可以根据需要进行动态配置，方便用户使用，便于满足多样化的数据传输需求。附图说明图1是本专利技术一实施例的具有片内并行接口的片上系统的结构示意图。图2是本专利技术一实施例中的总线接口单元的结构示意图。图3是本专利技术一实施例中的并行接口控制器单元的结构示意图。图4是本专利技术一实施例中的时钟发生器单元的结构示意图。图5是本专利技术一实施例中的数据接收发送器单元的结构示意图。图6是本专利技术实施例的具有片内并行接口的片上系统配置并行接口的流程示意图。附图标记说明：10-片上系统；100-MCU内核；200-FPGA模块；110-系统总线；210-总线接口单元；211-总线数据逻辑分析部分；212-逻辑缓冲部分；220-并行接口控制器单元；230-时钟发生器单元；240-数据接收发送器单元。具体实施方式以下结合附图和具体实施例对本专利技术的具有片内并行接口的片上系统作进一步详细说明。根据下面的说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。本专利技术实施例涉及一种具有片内并行接口的片上系统，所述片上系统利用了并行接口相比同时钟频率下的串行接口数据的传输速率要更快的优点，在基于MCU和FPGA实现的片上系统中构建了并行接口，目的是使所述片上系统既具有MCU和FPGA的优点，又可实现较高的传输速率，从而具备较高的应用灵活性。以下进行具体说明。本专利技术实施例的具有片内并行接口的片上系统包括通过系统总线交互的MCU内核和FPGA模块，其中，利用所述FPGA模块的可编程逻辑资源在片内构建出至少一个并行接口，每个所述并行接口均包括两个以上的并行通道，且所述并行通道的数量和每个所述并行通道的数据宽度通过所述MCU内核进行动态配置。所述片上系统充分利用了FPGA可编程的特点，基于FPGA逻辑资源实现具有多个并行通道的并行接口，所述并行通道可以作为MCU内核与外部设备(指MCU内核的外设，具体可以是片内外设或片外外设)进行数据传输的本文档来自技高网...

【技术保护点】
1.一种具有片内并行接口的片上系统，其特征在于，所述片上系统包括通过系统总线交互的MCU内核和FPGA模块，其中，利用所述FPGA模块的可编程逻辑资源在片内构建出至少一个并行接口，每个所述并行接口均包括两个以上的并行通道，所述并行通道的数量和每个所述并行通道的数据宽度通过所述MCU内核进行动态配置。/n

【技术特征摘要】
1.一种具有片内并行接口的片上系统，其特征在于，所述片上系统包括通过系统总线交互的MCU内核和FPGA模块，其中，利用所述FPGA模块的可编程逻辑资源在片内构建出至少一个并行接口，每个所述并行接口均包括两个以上的并行通道，所述并行通道的数量和每个所述并行通道的数据宽度通过所述MCU内核进行动态配置。


2.如权利要求1所述的片上系统，其特征在于，所述并行接口包括与所述系统总线连接的总线接口单元，所述总线接口单元通过所述系统总线获取所述MCU内核发送的有关所述并行通道的配置信息，并通过所述FPGA模块的可编程逻辑资源配置出各个所述并行通道。


3.如权利要求2所述的片上系统，其特征在于，所述并行接口包括与所述总线接口单元连接的并行接口控制器单元，所述并行接口控制器单元包括多个寄存器，每个所述寄存器的地址均被映射至所述MCU内核的地址存储空间，所述总线接口单元获取的有关所述并行通道的配置信息被映射至相应的寄存器存储。


4.如权利要求3所述的片上系统，其特征在于，所述并行接口包括与各个所述并行通道对应设置的并行通道接口，各个所述并行通道接口按照并行接口协议与所述MCU内核的外部设备通信，所述并行接口控制器单元将存储于各个所述寄存器的信息映射为针对各个所述并行通道接口的配置信息。


5.如权利要求4所述的片上系统，其特征在于，所述并行接口控制器单元包括寄存器读写时序逻辑，所述寄存器读写时序逻辑接收所述总线接口单元输出的寄存器的地址信息以选择相应的寄存器，所述寄存器读写时序逻辑还接收有关所述并行通道的配置信息并映射至对应地址的寄存器。


6.如权利要求5所述的片上系统，...

【专利技术属性】
技术研发人员：刘锴，宋宁，崔明章，李秦飞，杜金凤，
申请(专利权)人：广东高云半导体科技股份有限公司，
类型：发明
国别省市：广东;44