用于CAN总线的总线驱动器及用于操作总线驱动器的方法技术

本发明专利技术涉及用于控制差分数据总线的总线驱动器以及用于操作该总线驱动器的方法。总线驱动器在第一总线驱动器状态下、第二总线驱动器状态和第三总线驱动器状态下操作。当处于第一总线驱动器状态时，总线驱动器向第一单线数据总线线路施加第一电位并向第二单线数据总线线路施加第二电位。当处于第三总线驱动器状态时，总线驱动器向第一单线数据总线线路施加第四电位并向第二单线数据总线线路施加第三电位。当处于第二总线驱动器状态时，总线驱动器不向第一单线数据总线线路施加电位并不向第二单线数据总线线路施加电位。

【技术实现步骤摘要】
用于CAN总线的总线驱动器及用于操作总线驱动器的方法
本专利技术涉及从显性数据总线状态到隐性数据总线状态加速过渡的用于CAN总线的总线驱动器。
技术介绍
CAN-FD数据总线的要求已达到当前CAN实施的极限。图1示出了目前从显性状态过渡到隐性状态的CAN收发器的波形。在CAN数据总线上以差分方式传输数据。CAN数据总线具有第一单线数据线CH，该第一单线数据线可以具有在中间电位MP和更高的第一电位HP之间的两个电位值。CAN数据总线具有第二单线数据线CL，该第二单线数据线可以具有在中间电位MP和更低的第二电位LP之间的两个电位值。在隐性数据总线阶段RBM，第一单线数据线CH处于中间电位MP，并且第二单线数据线CL也处于中间电位MP。在显性数据总线阶段DBM，第一单线数据线CH处于更高的第一电位HP，并且第二单线数据线CL处于更低的第二电位LP。收发器的驱动器在隐性数据总线阶段RBM中具有高输出电阻，使得其可以被数据总线系统中的其它驱动器重写。收发器的驱动器在显性数据总线阶段DBM中具有低输出电阻，使得其不能被它驱动器重写。这种构造使得值可以被重写而没有短路的风险。数据位Bit0、Bit1、Bit2、Bit3除了通常的时钟抖动之外基本上具有相同的数据位持续时间Tbit。在从隐性数据总线阶段RBM过渡到显性数据总线阶段DBM时，由于驱动器在新的显性数据总线阶段DBM中具有低输出电阻并因此可以快速重新加载CAN数据总线的第一单线数据线CH和第二单线数据线CL，因此不会出现在此要解决的问题。然而，在从显性数据总线阶段DBM过渡到隐性数据总线阶段RBM时，情况完全不同。在隐性数据总线阶段RBM中，总线驱动器的输出电阻为相对较高的电阻。因此，与总线容量一起，这导致隐性数据总线阶段RBM中用于重新加载数据总线的第一时间常数高于显性数据总线阶段DBM中用于重新加载数据总线的第二时间常数。因此，用于从显性数据总线阶段DBM过渡到隐性数据总线阶段RBM的衰减时间Tdecay由CAN网络确定，尤其由外部放电电阻确定，而不是由CAN收发器确定。最终，该衰减时间Tdecay可能限制总线驱动器的速度，并从而限制数据传输，这些限制需要克服。现有技术EP2635971B1公开了用于高数据率的串行数据传输的装置和方法。EP2635971B1的装置是用于将总线用户连接到双线通信总线的装置，其中，总线用户能够使用该装置将消息发送给与该总线连接的其它总线用户并且能够从另外的总线用户接收消息，这些消息作为显性和隐性总线电平的序列被表示在总线线路上。EP2635971B1的装置包括第一装置，以用于通过驱动第一电流来设定两个总线线路之间的第一预定电压差形式的显性总线电平。根据EP2635971B1的技术启示，EP2635971B1的装置适于如下情况：将隐性总线电平设定为两个总线线路之间的第二预给定电压差，其不必非零，且至少部分地由放电电流流过与这些总线线路连接的终端电阻引起。EP2635971B1的技术启示的特征在于，EP2635971B1的装置包括至少一个另外的装置，以用于至少通过驱动至少一个合适的另外的电流来加速至少一个总线电平的设定，其中在存在预定的或可预定的切换条件时执行加速。从EP2635971B1的图5中能够看出，为此借助反向的并联连接的差分驱动器在预定的时间内进行放电。这种情况具有的缺点在于，在数据总线线路非常短的情况下，将要放电的电容可能很小，并与此相应地在差分数据总线上可能出现负差分电平。该缺点应避免出现。因此，电流的时间控制驱动无效。US9606948B2公开了一种类似的构造。在此，在过渡到隐性数据总线状态之后，数据总线在有效时间内被驱动到公共的共模电压。然而，根据US9606948B2的总线驱动器的速度通常不足。EP3217602B1公开了一种类似的装置。在此，还提出了注入额外的电流，然而，如在EP3217602B1的第[0055]段中所提出，这导致了所谓的振铃(即，振动)，并因此导致EMC负载。由于在隐性状态期间CAN架构不会拉取CANH和CANL上的电压，因此从显性状态过渡到隐性状态所需的时间完全取决于网络。DE102017213833A1也公开了一种用于CAN总线的总线驱动器，该总线驱动器具有数据总线状态控制的从显性数据总线状态到隐性数据总线状态的加速过渡。
技术实现思路
因此，本专利技术的目的是提出基于创建不具有现有技术的上述缺点并具有其它优点的解决方案。该目的通过根据本专利技术的装置解决。提出的技术方案包括：额外驱动器％，其用于加速被驱动的数据总线从显性数据总线状态DBM到隐性数据总线状态RBM的过渡，逻辑块SUL，其用于确保额外驱动器％的正确时序，其中，额外驱动器％的驱动器强度一方面被设计成足够高，以在量值上增加下降缘的斜度，但另一方面，额外驱动器％的驱动器强度同时被设计成足够弱，以在仲裁阶段不干扰CAN总线，并且能够被数据总线上的驱动显性数据总线状态的其它驱动器重写，并且其中，由于通信随后是在一对一的操作中进行的，所以额外驱动器％可以在仲裁阶段之后在CAN-FD通信中使用，以提高信噪比，并且其中，如果网络由两个CAN节点组成，由于不存在仲裁阶段，因此可以一直使用额外驱动器％。如上所述，本专利技术的目的是将衰减时间Tdecay缩短成在时间上比衰减时间Tdecay更短的缩短后的衰减时间T％。在这种情况下，可以较早地确保正确的差分CAN总线电压电平。也就是说，在显性数据总线状态DBM在过渡时间点T0结束时的时间之后并经过缩短后的衰减时间T％之后，第一单线数据总线线路CH的电位和第二单线数据总线线路CL的电位之间的电压差充分早地下降成在量值上低于最小电压差MD的绝对值。从显性数据总线状态DBM结束到第一单线数据总线线路CH的电位和第二单线数据总线线路CL的电位之间的电压差值下降成低于最小电压差MD的绝对值的时间是在没有额外驱动器％的情况下的衰减时间Tdecay。为了确保正确数据值的可靠采样，该衰减时间Tdecay必须短于从显性数据总线状态DBM结束到在采样时间点ST进行采样的时间点的时间。从显性数据总线状态DBM在过渡时间点T0结束到在采样时间点ST进行采样的时间点的时间必须充分地短于时间数据位持续时间Tbit，以便即使在时钟抖动的情况下，也能够确保在时间上位于显性数据总线状态DBM后方的隐性数据总线状态RBM中的正确的数据位值的可靠采样。下述的措施可确保通过所提出的措施缩短的缩短后的衰减时间T％可以允许缩短从显性数据总线状态DBM在过渡时间点T0结束到在采样时间点ST进行采样的时间点的时间，使其超出现有技术水平。这进而使得如下情况是可能的：如果缩短该时间数据位持续时间Tbit，使得即使在时钟抖动的情况下仍能够在显性数据总线状态DBM之后的隐性数据总线状态RBM中可靠地采样正确的数据位值，则从显性数据总线状态DBM在过渡时间点T0结束到在采样时间点ST进行采样的时间点的缩短的时间仍能本文档来自技高网...

【技术保护点】
1.一种用于控制差分数据总线的总线驱动器(CANTR)，/n其中，所述差分数据总线包括第一单线数据总线线路(CH)和第二单线数据总线线路(CL)，并且/n其中，所述数据总线能够处于显性数据总线状态(DBM)和隐性数据总线状态(RBM)，并且/n其中，在所述显性数据总线状态(DBM)中，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第一电位(HP)，并且/n其中，在所述显性数据总线状态(DBM)中，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加与所述第一电位(HP)不同的第二电位(LP)，并且/n其中，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)暂时不驱动所述第一单线数据总线线路(CH)，并且/n其中，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)暂时不驱动所述第二单线数据总线线路(CL)，/n其中，在从所述显性数据总线状态(DBM)改变为所述隐性数据总线状态(RBM)之后，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)在有效时间(T

【技术特征摘要】
20190923 DE 102019125548.1;20190923 DE 102019125541.一种用于控制差分数据总线的总线驱动器(CANTR)，
其中，所述差分数据总线包括第一单线数据总线线路(CH)和第二单线数据总线线路(CL)，并且
其中，所述数据总线能够处于显性数据总线状态(DBM)和隐性数据总线状态(RBM)，并且
其中，在所述显性数据总线状态(DBM)中，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第一电位(HP)，并且
其中，在所述显性数据总线状态(DBM)中，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加与所述第一电位(HP)不同的第二电位(LP)，并且
其中，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)暂时不驱动所述第一单线数据总线线路(CH)，并且
其中，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)暂时不驱动所述第二单线数据总线线路(CL)，
其中，在从所述显性数据总线状态(DBM)改变为所述隐性数据总线状态(RBM)之后，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)在有效时间(TA)内向所述第一单线数据总线线路(CH)施加第四电位(MPL)，并且
其特征在于，
在从所述显性数据总线状态(DBM)改变为所述隐性数据总线状态(RBM)之后，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)在所述有效时间(TA)内向所述第二单线数据总线(CL)施加第三电位(MPH)，并且
所述第三电位(MPH)不同于所述第一电位(HP)且不同于所述第二电位(LP)，并且
所述第四电位(MPL)不同于所述第一电位(HP)，不同于所述第二电位(LP)，且不同于所述第三电位(MPH)，并且
所述第三电位(MPH)的值位于所述第一电位(HP)的值和所述第二电位(LP)的值之间，并且
所述第四电位(MPL)的值位于所述第二电位(LP)的值和所述第三电位(MPH)的值之间。


2.根据权利要求1所述的总线驱动器(CANTR)，其特征在于，
所述有效时间(TA)不超过数据位持续时间(Tbit)的70％。


3.根据权利要求1或2所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半获得的值相差不超过25％且/或不超过10％，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。


4.根据项权利要求1或2所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过25％且/或不超过10％，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。


5.一种用于控制差分数据总线的总线驱动器(CANTR)，
其中，所述差分数据总线包括第一单线数据总线线路(CH)和第二单线数据总线线路(CL)，并且
其中，所述总线驱动器(CANTR)具有传输信号输入端，并且
其中，所述总线驱动器(CANTR)的所述传输信号输入端被输入传输信号(TX)，并且
其中，所述传输信号(TX)能够具有第一传输信号状态，并且
其中，所述传输信号(TX)能够具有第二传输信号状态，并且
其中，所述总线驱动器(CANTR)的第一输出端连接到所述第一单线数据总线线路(CH)，并且
其中，所述总线驱动器(CANTR)的第二输出端连接到所述第二单线数据总线线路(CL)，并且
其中，所述总线驱动器(CANTR)具有第一总线驱动器状态、第二总线驱动器状态和第三总线驱动器状态，并且
其中，当所述传输信号(TX)处于所述第一传输信号状态时，所述总线驱动器(CANTR)处于所述第一总线驱动器状态，并且
其中，当所述传输信号(TX)处于所述第二传输信号状态时，并且当所述传输信号(TX)在过渡时间点(T0)已执行了从所述第一传输信号状态到所述第二传输信号状态的状态过渡时，并且当自所述过渡时间点(T0)起尚未经过有效时间(TA)时，所述总线驱动器(CANTR)处于所述第三总线驱动器状态，并且
其中，当所述传输信号(TX)处于所述第二传输信号状态，并且当所述传输信号(TX)在所述过渡时间点(T0)已执行了从所述第一传输信号状态到所述第二传输信号状态的状态过渡时，并且当自所述过渡时间点(T0)起已经过所述有效时间(TA)时，所述总线驱动器(CANTR)处于所述第二总线驱动器状态，并且
其中，当处于所述第一总线驱动器状态时，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第一电位(HP)，以及
其中，当处于所述第一总线驱动器状态时，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加第二电位(LP)，并且
其中，当处于所述第三总线驱动器状态时，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第四电位(MPL)，并且
其中，当处于所述第三总线驱动器状态时，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加第三电位(MPH)，并且
其中，当处于所述第二总线驱动器状态时，所述总线驱动器(CANTR)不向所述第一单线数据总线线路(CH)施加电位，以及
其中，当处于所述第二总线驱动器状态时，所述总线驱动器(CANTR)不向所述第二单线数据总线线路(CL)施加电位，并且
其中，所述第一电位(HP)不同于所述第二电位(LP)，并且
其中，所述第三电位(MPH)不同于所述第一电位(HP)，并且
其中，所述第三电位(MPH)不同于所述第二电位(LP)，并且
其中，所述第四电位(MPL)不同于所述第一电位(HP)，并且
其中，所述第四电位(MPL)不同于所述第二电位(LP)，并且
其中，所述第四电位(MPL)不同于所述第三电位(MPH)，并且
其中，所述第三电位(MPH)的值位于所述第一电位(HP)的值和所述第二电位(LP)的值之间，并且
其中，所述第四电位(MPL)的值位于所述第三电位(MPH)的值和所述第二电位(LP)的值之间。


6.根据权利要求5所述的总线驱动器(CANTR)，
其中，所述有效时间(TA)小于数据位持续时间(Tbit)的70％。


7.根据权利要求5或6所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半而获得的值相差不超过25％且/或不超过10％，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。


8.根据权利要求5或6所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过25％且/或不超过10％，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。


9.一种用于控制差分数据总线的总线驱动器(CANTR)，
其中，所述差分数据总线包括第一单线数据总线线路(CH)和第二单线数据总线线路(CL)，并且
其中，所述总线驱动器(CANTR)具有状态总线输入端，并且
其中，所述总线驱动器(CANTR)的所述状态总线输入端连接到状态总线，并且
其中，所述状态总线能够具有第一状态总线状态，并且
其中，所述状态总线能够具有第二状态总线状态，并且
其中，所述状态总线能够具有第三状态总线状态，并且
其中，所述总线驱动器(CANTR)的第一输出端连接到所述第一单线数据总线线路(CH)，并且
其中，所述总线驱动器(CANTR)的第二输出端连接到所述第二单线数据总线线路(CL)，并且
其中，所述总线驱动器(CANTR)具有第一总线驱动器状态、第二总线驱动器状态和第三总线驱动器状态，并且
其中，当所述状态总线处于所述第一状态总线状态时，所述总线驱动器(CANTR)处于所述第一总线驱动器状态，并且
其中，当所述状态总线处于所述第二状态总线状态时，所述总线驱动器(CANTR)处于所述第二总线驱动器状态，并且
其中，当所述状态总线处于所述第三状态总线状态时，所述总线驱动器(CANTR)处于所述第三总线驱动器状态，并且
其中，当处于所述第一总线驱动器状态时，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第一电位(HP)，以及
其中，当处于所述第一总线驱动器状态时，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加第二电位(LP)，并且
其中，当处于所述第三总线驱动器状态时，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第四电位(MPL)，以及
其中，当处于所述第三总线驱动器状态时，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加第三电位(MPH)，并且
其中，当处于所述第二总线驱动器状态时，所述总线驱动器(CANTR)不向所述第一单线数据总线线路(CH)施加电位，并且
其中，当处于所述第二总线驱动器状态时，所述总线驱动器(CANTR)不向所述第二单线数据总线线路(CL)施加电位，并且
其中，所述第一电位(HP)不同于所述第二电位(LP)，并且
其中，所述第三电位(MPH)不同于所述第一电位(HP)，并且
其中，所述第三电位(MPH)不同于所述第二电位(LP)，并且
其中，所述第四电位(MPL)不同于所述第一电位(HP)，并且
其中，所述第四电位(MPL)不同于所述第二电位(LP)，并且
其中，所述第四电位(MPL)不同于所述第三电位(MPH)，并且
其中，所述第三电位(MPH)的值处于所述第一电位(HP)的值和所述第二电位(LP)的值之间，并且
其中，所...

【专利技术属性】
技术研发人员：安杰尔·何塞·索托，迈克尔·费德勒，霍尔格·荣格，
申请(专利权)人：艾尔默斯半导体欧洲股份公司，
类型：发明
国别省市：德国;DE