用于可编程逻辑器件的专门处理块制造技术

一种用于可编程逻辑器件的专门处理块，包括用于执行乘法并对其求和的电路，以及对该结果进行舍入的电路。该舍入电路可以选择性地执行舍入到最接近和舍入到最接近偶数操作。另外，优选地，舍入发生的位位置是可选择的。优选地该专门处理块还包括饱和电路以防止溢出和下溢，并且优选地饱和发生的位位置也是可选择的。舍入和饱和位置的选择能力提供了对输出数据字宽度的控制。根据定时需要，舍入和饱和电路可以可选择地定位于不同的位置。类似地，使用并行计算舍入和非舍入结果的预测性模式以及在那些结果间选择的舍入逻辑，可以加速舍入。

A specialized processing block for programmable logic devices

A specialized processing block for programmable logic devices, including circuitry for performing multiplication and summing them, and circuitry for rounding the results. The rounding circuit can selectively perform rounding to the nearest and rounding to the nearest even operation. Further, preferably, the bit position occurring rounding occurs is optional. The specialized processing block preferably also includes saturation circuitry to prevent overflow and underflow, position and saturation occurs also preferably is optional. The selection of rounding and saturation positions provides control over the width of the output data word. According to timing requirements, the rounding and saturation circuits can be selectively located at different positions. Similarly, using parallel computing, predictive models for rounding and non rounding results, and rounding logic selected among those results, can speed up rounding.

【技术实现步骤摘要】

0002本专利技术涉及可编程逻辑器件(PLD)，更具体地涉及可以被包括在这样的器件中的专门处理块。
技术介绍
0003随着使用PLD的应用在复杂性上的增加，设计包括除了通用可编程逻辑资源块之外的专门处理块的PLD已经变得更加普遍。这样的专门处理块可以包括已经被部分或全部硬连线以执行一个或多个特殊任务比如逻辑或数学运算的PLD上的电路集结。专门处理块也可以包括一个或多个专门的结构，比如可配置存储器元件阵列。通常在这样的专门处理块中实现的结构的例子包括乘法器、算术逻辑单元(ALU)、桶移位器、各种存储器元件(比如FIFO/LIFO/SIPO/RAM/ROM/CAM块以及寄存器文件)、AND/NAND/OR/NOR阵列等，或它们的组合。0004已经提供在PLD中的一种特别有用类型的专门处理块是可以被用于处理例如音频信号的数字信号处理(DSP)块。这些块通常也被称为乘累积(“MAC”)块，因为它们包括执行乘法运算以及乘法运算的求和和/或累加的结构。0005例如，由加利福尼亚州的San Jose的Altera公司销售的名为STRATIXII的PLD包括每个都包含DSP块，每个DSP块包括4个18×18的乘法器。每个那些DSP块还包括加法器和寄存器，以及允许各种部件以不同的方式进行配置的可编程连接器(例如乘法器)。在每一个这样的块中，乘法器不仅可以被配置为4个单独的18×18的乘法器，而且可以被配置为4个更小的乘法器，或者被配置为一个更大(36×36)的乘法器。另外，可以执行一个18×18的复数乘法(其分解成用于各实数和虚数部分的两个18×18的乘法运算)。为了支持4个18×18的乘法运算，该块具有4×(18+18)＝144个输入。类似地，18×18的乘法的输出是36位宽，因此为了支持4个这样的乘法运算的输出，该块也具有36×4＝144个输出。0006这样的DSP块执行的操作通常要求舍入(rounding)。然而，包括在前述STRATIXII型PLD中提供的DSP块的已知DSP块具有有限的舍入能力。类似地，DSP块操作要求能够截取结果。为了防止大的正结果溢出成负数，或防止高的负结果溢出成正数，这样的截取或饱和(saturation)是必须的。然而，已知DSP块的饱和能力也是有限的。0007希望能够提供PLD的DSP块的改进的舍入和饱和能力。
技术实现思路
0008本专利技术涉及用于PLD的专门处理块，其中该专门处理块具有改进的舍入和饱和能力。0009优选地，本专利技术使用的专门处理块包括多个基本处理单元以代替分离的乘法器。优选地每个基本处理单元包括至少两个乘法器以及对所有这至少两个乘法器的部分积求和的逻辑的等同物。结果，在单个步骤中就计算了所有乘法的和，而不是对每个乘法器的部分积求和以形成各个积并且随后对那些积求和。这样的基本处理单元可以用比单独的乘法器和加法器的面积更小的面积构建。如果单个乘法被要求执行，则使用在基本处理单元中的其中一个乘法器，而到另一个(或另外多个)乘法器的输入被置零。然而，由于提供的基本处理单元减小了专门处理块的面积，因此提高了效率。0010在一个优选实施例中，该基本处理单元包括两个18×18乘法器和一个加法器的等同物，因此它可以输出两个乘法运算的总和。虽然18×18乘法器中的每一个可以被配置用于更小的乘法运算(例如9×9或12×12)，但基本处理单元的集成性意味着单独的乘法器输出是不可获得的。只有该总和可以由该专门处理块的剩余部分使用。因此，为了得到18位×18位或更小的单个非复数乘法的结果，必须使用整个基本处理单元。不能是空闲的第二乘法器简单地使它的输入为零。0011优选地，和本专利技术一起使用的专门处理块还具有一个或多个附加的加法器，以用于基本处理单元的输出以及可选的流水线寄存器(pipelineregister)和灵活输出级的输出的附加处理。因此优选地该专门处理块可以配置成用于各种形式的滤波和其它数字信号处理操作。此外，优选地该专门处理块还能够反馈其输出的至少一个作为输入(这在自适应滤波操作中有用)，并且能够将输入和输出都链接到附加专门处理块。0012根据本专利技术的专门处理块优选包括灵活的舍入电路和灵活的饱和电路。优选地该舍入和饱和电路处于单个的舍入/饱和块中。然而，在某些实施例中，如下所述，该舍入和饱和电路可以是分离的。0013根据本专利技术的灵活饱和电路优选允许用户在舍入到最接近的整数和舍入到最接近的偶数之间进行选择。如已知的，舍入到最接近的偶数在操作上与舍入到最接近的整数是一样的，除了当余项精确地等于二分之一时。在舍入到最接近的整数时，当余项精确地等于二分之一时，结果总是向上舍入到下一个整数。在舍入到最接近的偶数时，当余项精确地等于二分之一时，如果下一个整数是偶数则结果是向上舍入，而如果下一个整数是奇数则向下舍入。优选地灵活的舍入电路还允许用户选择发生舍入处的结果的位位置。而且优选地灵活的舍入电路在专门处理块中的位置是可选择的，所以关键的定时路径不会被舍入操作不必要地影响。0014根据本专利技术的灵活饱和电路优选地允许用户在结果的对称和非对称截取(clipping)之间选择。如已知的，在某种类型的数字表示中，比如二进制反码表示中，范围向上变动到2n-1的数字变量范围向下变动到-(2n-1)，因此范围变动对称。然而，在其它类型的数字表示中，比如二进制补码表示中，范围向上变动到2n-1的数字变量范围向下变动到-(2n)，因此范围变动不对称。在截取运算结果时，人们可能希望对称地截取结果而不管表示的类型，并且优选地本专利技术允许用户选择这样的结果。灵活的饱和电路优选地还允许用户选择发生截取处的结果的位位置。而且灵活的饱和电路在专门处理块中的位置优选地是可选择的，所以关键的定时路径不会被截取操作不必要地影响。0015因此，根据本专利技术，提供了一种用于可编程逻辑器件的专门处理块。该专门处理块包括用于提供输入的积及这些积的和以输出结果的运算电路。该专门处理块进一步包括以下之一或两个(1)舍入电路，其用于可选择地将结果舍入为以下之一(a)最接近的整数和(b)最接近的偶整数，以及(2)饱和电路，其用于将所述结果截取到所述运算电路操作的值范围内的值。附图说明0016结合附图，考虑到下面的详细描述，本专利技术的上述和其它目的及优点将更加明显，在整个附图中，相同的标记字符表示相同的部件，并且其中0017图1是根据本专利技术的专门处理块的一个优选实施例的高级图；0018图2是图1的专门处理块的功能图；0019图3是根据本专利技术的用于专门处理块的基本处理单元的一个优选实施例的框图；0020图4是根据本专利技术的专门处理块的输出级的优选实施例；0021图5是根据本专利技术的第一个优选实施例配置为有限脉冲响应滤波器的一部分的专门处理块的功能图；0022图6是根据本专利技术的舍入到最接近偶数逻辑的图；0023图7是根据本专利技术第一实施例的显示舍入和饱和逻辑的专门处理块的一部分的示意图；0024图8是根据本专利技术第二个实施例的显示舍入和饱和逻辑的专门处理块的一部分的示意图；0025图9是根据本专利技术一个实施例的显示舍入和饱和逻辑的位置的级联模式专门处理块的一部分的示意图；0026图10是根据本专利技术另一个实施例的显示舍入和饱和逻辑的位置的级联模式专门处理块的本文档来自技高网...

【技术保护点】
一种用于可编程逻辑器件的专门处理块，所述专门处理块包括：用于提供输入的积及所述积的和以输出结果的运算电路；以及用于选择性地将所述结果舍入为（ａ）最接近的整数以及（ｂ）最接近的偶整数中之一的舍入电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：KYM李，M朗哈默，林以雯，TM恩格界，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[]