一种基于静电放电保护结构的场效应管制造技术

本发明专利技术涉及场效应管静电保护技术领域，具体涉及一种基于静电放电保护结构的场效应管。该场效应管中，硅膜层中沿左右方向设置有第一阱区和第二阱区；第二N型重掺杂区包括第一子区和第二子区；第一N型重掺杂区和第一子区均设置在第一阱区的上部；P型重掺杂区和第二子区均设置在第二阱区的上部；第一多晶硅设置在第一阱区的顶面上；第二多晶硅设置在第二阱区的顶面上；硅化物阻挡层设置在第二N型重掺杂区上。本发明专利技术中在第二N型重掺杂区外还设置了P型重掺杂区，能够形成二极管的结构，并使该二极管的负极与场效应管的漏区直接连接，有效地限制了ESD电流，提高了MOS器件承受静电保护电流的能力。流的能力。流的能力。

【技术实现步骤摘要】
一种基于静电放电保护结构的场效应管


[0001]本专利技术涉及场效应管静电保护
，具体涉及一种基于静电放电保护结构的场效应管。

技术介绍

[0002]静电在自然界时刻都存在，当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，损坏集成电路，使芯片功能失效。有效的ESD(Electron Static Discharge，静电放电)使防护器件能在静电事件中快速开启并泄放安培级别电流，同时箍位端口或者电源/地之间的电压至核心电路击穿电压以下，达到保护核心电路不受静电损伤的目的，而在电路正常工作时，ESD防护器件必须处于关闭状态，不影响电路的功能。
[0003]随着半导体行业的发展，SOI(Silicon-On-Insulator，硅技术)器件被广泛应用在各领域。由于SOI工艺自身固有限制，SOI静电保护一直是SOI器件生产应用中不可忽视的重要部分。为了解决SOI电路的ESD防护问题，业界采用了对与PAD相连接的结构进行SAB(Salicide Block)技术保护处理，实验证明此做法虽然在一定程度上提高了MOS(Metal Oxide Semiconductor，金属-氧化物-半导体，场效应管)器件可承受的ESD电压，从而在国际ESD标准框架下有效提高电路的抗ESD能力，但却还不能满足所有电路的ESD防护需求。
[0004]因此，如何提高MOS器件承受静电保护电流的能力是目前亟需解决的技术问题。

技术实现思路

[0005]本专利技术的目的是提供一种基于静电放电保护结构的场效应管，以提高MOS器件承受静电保护电流的能力。
[0006]为实现上述目的，本专利技术实施例提供了一种基于静电放电保护结构的场效应管，包括：第一多晶硅、第二多晶硅、硅化物阻挡层、硅膜层、埋氧层和硅衬底层；
[0007]所述硅膜层、所述埋氧层和所述硅衬底层叠放设置；所述第一多晶硅、所述第二多晶硅和所述硅化物阻挡层均设置在所述硅膜层上；
[0008]所述硅膜层中并排设置有第一阱区和第二阱区；
[0009]所述第一阱区和所述第二阱区中的上部区域并排设置有第一N型重掺杂区、第二N型重掺杂区和P型重掺杂区，以在所述第一阱区中形成第一空白掺杂区，并在所述第二阱区中形成第二空白掺杂区；其中，所述第一空白掺杂区位于所述所述第一阱区中所述第一N型重掺杂区和所述第二N型重掺杂区之间，所述第二空白掺杂区位于所述所述第二阱区中所述第二N型重掺杂区和所述P型重掺杂区；
[0010]所述第一多晶硅覆盖所述第一空白掺杂区的顶部；所述第二多晶硅覆盖所述第二空白掺杂区的顶部；
[0011]所述硅化物阻挡层覆盖所述第二N型重掺杂区的顶部端面。
[0012]在一种可能的实施例中，所述第一阱区为第一P型阱区；所述第二阱区为第二P型
阱区；所述第一阱区和所述第二阱区沿左右方向间隔设置。
[0013]在一种可能的实施例中，所述第一阱区为第三P型阱区；所述第二阱区为N型阱区；所述第一阱区和所述第二阱区沿左右方向间隔设置或相邻设置。
[0014]在一种可能的实施例中，所述第一阱区的厚度和所述第二阱区的厚度均不超过所述硅膜层的厚度。
[0015]在一种可能的实施例中，所述硅化物阻挡层不低于所述第一多晶硅的厚度或所述第二多晶硅的厚度。
[0016]在一种可能的实施例中，所述第一多晶硅的厚度与所述第二多晶硅的厚度相同。
[0017]在一种可能的实施例中，所述第一N型重掺杂区的厚度、所述第二N型重掺杂区的厚度和所述P型重掺杂区的厚度均不大于所述第一阱区的厚度或所述第二阱区的厚度。
[0018]在一种可能的实施例中，所述第一N型重掺杂区的厚度、所述第二N型重掺杂区的厚度和所述P型重掺杂区的厚度均相同，所述第一阱区的厚度和所述第二阱区的厚度均相同。
[0019]在一种可能的实施例中，所述第一阱区的掺杂浓度和所述第二阱区的掺杂浓度均为1e15/cm3至1e18/cm3。
[0020]在一种可能的实施例中，所述第一N型重掺杂区的掺杂浓度、所述第二N型重掺杂区的掺杂浓度和所述P型重掺杂区的掺杂浓度均大于1e18/cm3。
[0021]本专利技术与现有技术相比，具有如下的优点和有益效果：
[0022]本专利技术中第一N型重掺杂区为场效应管的源区，第二N型重掺杂区为场效应管的漏区，第一多晶硅和第二多晶硅共同作为场效应管的栅极，本专利技术在第二N型重掺杂区外还设置了P型重掺杂区，使第二阱区和P型重掺杂区之间，或第二阱区和第二N型重掺杂区之间，能够形成二极管的结构，并使该二极管的负极与场效应管的漏区直接连接，有效地限制了ESD电流，提高了MOS器件承受静电保护电流的能力。
附图说明
[0023]为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1是本专利技术实施例提供的基于静电放电保护结构的场效应管的结构示意图；
[0025]图2是本专利技术实施例提供的基于静电放电保护结构的场效应管的结构示意图；
[0026]图3是本专利技术实施例提供的场效应管结构等效电路图；
[0027]图4是本专利技术实施例提供的基于上述场效应管构建的RC触发箍位电路图；
[0028]图5是本专利技术实施例提供的基于上述场效应管构建的RC触发箍位电路与现有RC触发箍位电路的TLP测试对比曲线图。
[0029]附图标记说明：11为第一多晶硅，12为第二多晶硅，2为硅化物阻挡层，3为硅膜层，31为第一阱区，32为第二阱区，33为第一N型重掺杂区，34为第二N型重掺杂区，35为P型重掺杂区，4为埋氧层，5为硅衬底层。
具体实施方式
[0030]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例，基于本专利技术实施例，本领域普通技术人员所获得的所有其他实施例，都属于本专利技术实施例保护的范围。
[0031]本实施例提供一种基于静电放电保护结构的场效应管，请参阅图1，图1为该结构的结构示意图，具体包括：
[0032]第一多晶硅11，第二多晶硅12，硅化物阻挡层2，硅膜层3，第一阱区31，第二阱区32，第一N型重掺杂区33，第二N型重掺杂区34，以及P型重掺杂区35，埋氧层4和硅衬底层5。
[0033]硅膜层3、埋氧层4和硅衬底层5叠放设置；第一多晶硅11、第二多晶硅12和硅化物阻挡层2均设置在硅膜层3的顶部端面上。
[0034]第一阱区31和第二阱区32在硅膜层3中沿左右方向并排设置，第一N型重掺杂区33、第二N型重掺杂区34和P型重掺杂区35也在硅膜层3中沿左右方向并排设置。
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【技术保护点】

【技术特征摘要】
1.一种基于静电放电保护结构的场效应管，其特征在于，包括：第一多晶硅、第二多晶硅、硅化物阻挡层、硅膜层、埋氧层和硅衬底层；所述硅膜层、所述埋氧层和所述硅衬底层叠放设置；所述第一多晶硅、所述第二多晶硅和所述硅化物阻挡层均设置在所述硅膜层上；所述硅膜层中并排设置有第一阱区和第二阱区；所述第一阱区和所述第二阱区中的上部区域并排设置有第一N型重掺杂区、第二N型重掺杂区和P型重掺杂区，以在所述第一阱区中形成第一空白掺杂区，并在所述第二阱区中形成第二空白掺杂区；其中，所述第一空白掺杂区位于所述所述第一阱区中所述第一N型重掺杂区和所述第二N型重掺杂区之间，所述第二空白掺杂区位于所述所述第二阱区中所述第二N型重掺杂区和所述P型重掺杂区；所述第一多晶硅覆盖所述第一空白掺杂区的顶部；所述第二多晶硅覆盖所述第二空白掺杂区的顶部；所述硅化物阻挡层覆盖所述第二N型重掺杂区的顶部端面。2.根据权利要求1所述的场效应管，其特征在于，所述第一阱区为第一P型阱区；所述第二阱区为第二P型阱区；所述第一阱区和所述第二阱区沿左右方向间隔设置。3.根据权利要求1所述的场效应管，其特征在于，所述第一阱区为第三P型阱区；所述第二阱区为N型阱区；所述第一阱区...

【专利技术属性】
技术研发人员：李晓静，曾传滨，闫薇薇，高林春，倪涛，单梁，王加鑫，李多力，罗家俊，韩郑生，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：