半导体发光器件制造技术

本发明专利技术的实施方式提供发光光谱的半值宽度窄并且长时间工作中的可靠性提高的半导体发光器件。实施方式的半导体发光器件具有基板和多量子阱层。上述多量子阱层设置于上述基板上，包含3个以上的InGaAs阱层和夹在2个InGaAs阱层中的多个势垒层。上述多个势垒层包含混晶比不同的至少2个区域或厚度不同的至少2个区域。域。域。

【技术实现步骤摘要】
半导体发光器件
[0001]关联申请
[0002]本申请享有以日本专利申请2019-151768号(申请日：2019年8月22日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及半导体发光器件。

技术介绍

[0004]在具有包含InGaAs阱层及GaAsP势垒层的MQW(Multi Quantum Well：多量子阱)结构的半导体发光器件中，使用通过相对于GaAs基板的2个层各自的晶格失配来补偿结晶应变的结构。
[0005]在需要大电流注入的功率发光二极管中，增加MQW层叠的层数而使其发光效率提高。
[0006]然而，若仅增加MQW的层叠数，则变得容易产生新的应变缓和，引起发光特性的降低或可靠性的降低。

技术实现思路

[0007]实施方式提供发光光谱的半值宽度窄并且长时间工作中的可靠性提高的半导体发光器件。
[0008]实施方式的半导体发光器件具有基板和多量子阱层。上述多量子阱层设置于上述基板上，包含3个以上的InGaAs阱层和夹在2个InGaAs阱层中的多个势垒层。上述多个势垒层包含混晶比不同的至少2个区域或厚度不同的至少2个区域。
附图说明
[0009]图1A是第1实施方式的半导体发光器件的示意截面图，图1B是多量子阱层的示意截面图。
[0010]图2A是比较例的半导体发光器件的多量子阱层的示意截面图，图2B是GaAs基板上的InGaAs的临界膜厚的图表图。
[0011]图3是比较例的多量子阱层的截面的TEM观察照片图。
[0012]图4是第2实施方式的半导体发光器件的多量子阱层的示意截面图。
[0013]图5是第3实施方式的半导体发光器件的多量子阱层的示意截面图。
[0014]图6是第4实施方式的半导体发光器件的多量子阱层的示意截面图。
[0015]图7是第5实施方式的半导体发光器件的多量子阱层的示意截面图。
[0016]图8是第6实施方式的半导体发光器件的多量子阱层的示意截面图。
[0017]图9是第7实施方式的半导体发光器件的多量子阱层的示意截面图。
[0018]图10是第8实施方式的半导体发光器件的示意截面图。
具体实施方式
[0019]以下，参照附图，对本专利技术的实施方式进行说明。
[0020]图1A是第1实施方式的半导体发光器件的示意截面图，图1B是多量子阱层放大示意截面图。
[0021]半导体发光器件10至少具有基板12和多量子阱层40。
[0022]如图1A中所示的那样，半导体发光器件10可以进一步具有包含AlGaAs包层的第一层14、包含AlGaAs包层的第二层16、上部电极50及下部电极60。
[0023]多量子阱层40设置于基板12上。另外，如图1B中所示的那样，多量子阱层40包含3层以上的InGaAs阱层401～410和夹在2个InGaAs阱层中的多个GaAs
1-y
P
y
势垒层411～419而构成活性层。
[0024]InGaAs阱层401～410设定为In
x
Ga
1-x
As(例如0<x≤0.2)的In混晶比x及厚度T1(例如6nm)例如全部相同的层。另一方面，势垒层411～419包含GaAsP的V族混晶比不同的至少2个区域。在图1B中，势垒层411～419的P混晶比y沿着晶体生长方向(层叠方向)、例如从0.05朝向0.058而连续地增大。即，势垒层411～419的P混晶比y不恒定而发生变化。本图中，在势垒层411～419中，全部P混晶比不同。需要说明的是，GaAs
1-y
P
y
势垒层411～419的厚度例如全部设定为30nm。
[0025]第1实施方式的半导体发光器件10为例如能够放出1000nm以下的波长的红外光的LED(Light Emitting Diode，发光二极管)。若增多量子阱层数，则能够增大光输出功率。但是，在该情况下，变得容易在InGaAs阱层内产生晶格松弛。在第1实施方式中，通过使GaAsP势垒层的P混晶比y发生变化来抑制晶格松弛。因此，提供发光光谱的半值宽度窄并且长时间工作中的可靠性提高的半导体发光器件(LED：Light Emitting Diode，发光二极管等)。
[0026]图2A是比较例的半导体发光器件的多量子阱层的示意截面图，图2B是GaAs基板上的InGaAs的临界膜厚的图表图。
[0027]如图2A中所示的那样，半导体发光器件110具有包含AlGaAs包层的第一层114、多量子阱层140、包含AlGaAs包层的第二层116。In
x
Ga
1-x
As阱层141的x＝0.15并且厚度为6nm。另外，GaAs
1-y
P
y
势垒层160的y＝0.05并且厚度为30nm。在比较例中，相对于GaAs基板112，InGaAs阱层141的晶格常数大，但相对于GaAs基板112，GaAsP势垒层160的晶格常数变小，应力被设定为均衡关系。需要说明的是，发光波长为约950nm等。
[0028]图2B的纵轴为临界膜厚(nm)，横轴为晶格失配度。对于临界膜厚，使用Matthews的式子，位错假定刃位错而算出。晶格失配度使用假定In
0.15
Ga
0.85
As阱层的晶格在GaAs基板中弹性变形为晶格并相干层叠、并使用弹性刚度常数而算出的值。比较例的InGaAs阱层141～150的总膜厚(6nm
×
10层＝60nm)在图中以点PC表示。比较例的总膜厚60nm超过临界膜厚。即，比较例的多量子阱层140可以说是通过具有逆应变的GaAsP势垒层160的存在而成立的结构。
[0029]图3是比较例的多量子阱层的截面TEM观察照片图。
[0030]截面TEM(Transmission Electron Microscope：透射型电子显微镜)观察照片图中所示的白色条纹部分表示InGaAs阱层141～150，其两侧表示GaAsP势垒层160。晶体生长方向从下方朝向上方，从下到第五层，与上侧势垒层的界面几乎保持为平坦。另一方面，越是比第六层更靠上方，则与上侧势垒层的界面的平坦性越受损而阱层厚度产生起伏。晶体
生长越进行(在照片图中越成为上方)则该界面不均匀性越增加。认为这是由于，该不均匀性取决于InGaAs阱层141～150的晶格松弛(膜厚起伏等)，晶体生长越进行则GaAsP势垒层中的应变补偿变得越无法发挥功能。
[0031]尽管在元件设计上按照起因于晶格常数差的应力均衡的方式构成，但是作为产生晶格松弛的主要原因，例如有可能伴随着晶体生长进行而通过基板的翘曲或形状等产生其层叠上表面中的应力的逃散并产生影响。由于这些，在比较例中，容易产生发光光谱扩展为约40nm等本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体发光器件，其具备：基板、和多量子阱层，该多量子阱层设置于所述基板上，且包含3个以上的InGaAs阱层和夹在2个InGaAs阱层中的多个势垒层，所述多个势垒层包含混晶比不同的至少2个区域或厚度不同的至少2个区域。2.根据权利要求1所述的半导体发光器件，其中，所述多个势垒层包含GaAsP或AlGaAsP。3.根据权利要求2所述的半导体发光器件，其中，所述多个势垒层的P混晶比沿着层叠方向而连续地增大。4.根据权利要求2所述的半导体发光器件，其中，所述多个势垒层的P混晶比高的第一区域层叠于P混晶比低的第二区域的上方。5.根据权利要求4所述的半导体发光器件，其中，在所述第一区域中P混晶比沿着层叠方向而连续地增大，在所述第二区域中P混晶比沿着层叠方向而恒定。6.根据权利要求4所述...

【专利技术属性】
技术研发人员：菅原秀人，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：