一种单通道高速高精度SARADC电路制造技术

本发明专利技术涉及一种单通道高速高精度SAR ADC电路，包括自举开关模块、电容阵列模块、比较器模块、锁存模块和SAR逻辑控制模块，其中，自举开关模块用来控制VIN输入信号和VIP输入信号的传输；电容阵列模块，用来在自举开关模块导通时，根据采样信号将VIN输入信号和VIP输入信号采样到电容阵列模块上；比较器模块，用来比较VIN采样信号和VIP采样信号的电压，得到VIN输出信号和VIP输出信号，且得到判决结果；锁存模块，用来将若干判决结果进行暂时锁存并统一输出；SAR逻辑控制模块，根据若干判决结果生成电容阵列模块的开关切换方案。该电路结构有效的减小了高权重位电容的电压建立时间，保证了建立精度，提高了SAR ADC的数据转换率。ADC的数据转换率。ADC的数据转换率。

【技术实现步骤摘要】
一种单通道高速高精度SAR ADC电路


[0001]本专利技术涉及模数转换电路领域，具体涉及一种单通道高速高精度SAR ADC电路。

技术介绍

[0002]高速ADC(Analog-to-digital Converter，模拟数字转换器)是数据采集系统的核心部分，也是影响数据采集系统精度和速度的重要因素。相较于其他类型的模数转换器，SAR(Successive Approximation Register，逐次逼近型模数转换器)ADC具有中等速度(5MS/s以下)、中等精度(8～16位)、低功耗和低成本的综合优势，近年来多种高速结构的提出，使得SAR ADC在高速领域具有了极大的发展。
[0003]由于SAR ADC逐次逼近的量化原理，对于一个N位的SAR ADC，每完成一次A/D转换至少需要N个比较周期，将导致传统的SAR ADC架构很难实现高数据转换率的设计目标。电容型DAC电压建立需要在每一次比较器执行比较功能前达到足够的精度(通常要求建立误差小于LSB)。且DAC中高权重位的电容容值最大，电压建立时间常数也最大，所以在有限的比较周期内高权重位的电容建立精度很难得到保证。因此，采用辅助型DAC提高SAR ADC的数据转换率变得至关重要。

技术实现思路

[0004]为了解决现有技术中存在的上述问题，本专利技术提供了一种单通道高速高精度SAR ADC电路。
[0005]本专利技术的一个实施例提供了一种单通道高速高精度SAR ADC电路，包括自举开关模块、电容阵列模块、比较器模块、锁存模块和SAR逻辑控制模块，所述自举开关模块、所述电容阵列模块、所述比较器模块和所述锁存模块依次连接，所述SAR逻辑控制模块连接在所述电容阵列模块和所述比较器模块之间，所述电容阵列模块包括三级电容阵列，其中，
[0006]所述自举开关模块，用来控制VIN输入信号和VIP输入信号的传输；
[0007]所述电容阵列模块，用来在所述自举开关模块导通时，根据采样信号将所述VIN输入信号和所述VIP输入信号采样到所述电容阵列模块的第i级所述电容阵列得到VIN采样信号和VIP采样信号，1≤i＜3；
[0008]所述比较器模块，用来比较所述VIN采样信号和所述VIP采样信号的电压，若所述VIN采样信号的电压大于所述VIP采样信号的电压，则所述比较器模块输出的VIN输出信号为高电平、VIP输出信号为低电平，且判决结果为低电平，若所述VIN采样信号的电压小于所述VIP采样信号的电压，则所述比较器模块输出的所述VIN输出信号为低电平、所述VIP输出信号为高电平，且所述判决结果为高电平；
[0009]所述锁存模块，用来将若干判决结果进行暂时锁存并统一输出所述若干判决结果；
[0010]所述SAR逻辑控制模块，根据所述若干判决结果生成所述电容阵列模块的第i+1级所述电容阵列的开关切换方案。
[0011]在本专利技术的一个实施例中，所述自举开关模块包括第一开关、第二开关、第三开关、第四开关、第五开关和第六开关，其中，
[0012]所述第一开关、所述第三开关和所述第五开关的第一端均连接VIP输入信号端，所述第二开关、所述第四开关和所述第六开关的第一端均连接VIN输入信号端，所述第一开关、所述第二开关、所述第三开关、所述第四开关、所述第五开关和所述第六开关的第二端均连接所述电容阵列模块的上极板。
[0013]在本专利技术的一个实施例中，所述第一开关、所述第二开关、所述第三开关、所述第四开关、所述第五开关和所述第六开关的结构相同，均包括：第一电容、第二电容、第三电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NPMOS管、第六PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二PMOS管、第十三NMOS管和第一反相器，其中，
[0014]所述第一电容的第一端分别连接所述第二NMOS管的源极和所述第三NMOS管的栅极，所述第一电容的第二端分别连接所述第一反相器的输入端、所述第六NMOS管的栅极、所述第七NMOS管的栅极和CLK端，所述第二NMOS管的漏极连接VDD端，所述第二NMOS管的栅极分别连接所述第二电容的第一端、所述第三NMOS管的源极和所述第四NMOS管的栅极，所述第三NMOS管的漏极连接VDD端，所述第二电容的第二端连接CLKB端，所述第四NMOS管的漏极连接VDD端，所述第四NMOS管的源极分别连接所述第三电容的第一端和所述第五NMOS管的源极，所述第三电容的第二端分别连接所述第一NMOS管的漏极、所述第七NMOS管的源极、所述第八NMOS管的源极和所述第九NMOS管的源极，所述第六NMOS管的源极连接VDD端，所述第六NMOS管的漏极分别连接所述第五NMOS管的栅极、所述第七NMOS管的漏极和所述第八NMOS管的漏极，第五NMOS管的衬底层连接第五NMOS管的源极，所述第五NMOS管的漏极分别连接所述第八NMOS管的栅极、所述第九NMOS管的栅极、所述第十NMOS管的栅极和所述第十一NMOS管的源极，所述第九NMOS管的漏极连接所述第十NMOS管的源极，所述第十NMOS管的漏极连接V
out
端，所述第十一NMOS管的栅极连接VDD端，所述第十一NMOS管的漏极分别连接所述第十二NMOS管的漏极和所述第十三NMOS管的漏极，所述第十二NMOS管的源极连接VDD端，所述第十二NMOS管的栅极分别连接所述第十三NMOS管的栅极和CLKB端，所述第十三NMOS管的源极接地。
[0015]在本专利技术的一个实施例中，所述第一开关、所述第二开关、所述第三开关、所述第四开关、所述第五开关和所述第六开关的开关端均连接Sample信号端。
[0016]在本专利技术的一个实施例中，所述电容阵列模块的三级电容阵列分别为第一电容阵列、第二电容阵列和第三电容阵列，其中，
[0017]所述第一电容阵列的输入端连接所述第一开关和所述第二开关的输出端，所述第二电容阵列的输入端连接所述第三开关和所述第四开关的输出端，所述第三电容阵列的输入端连接所述第五开关和所述第六开关的输出端，所述第一电容阵列的输出端、所述第二电容阵列的输出端和所述第三电容阵列的输出端均连接所述比较器模块的输入端。
[0018]在本专利技术的一个实施例中，所述第一电容阵列包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容和第八电容，其中，
[0019]所述第一电容、所述第二电容、所述第三电容和所述第四电容依次并联，且所述第一电容、所述第二电容、所述第三电容和所述第四电容的上极板连接在所述第一开关的第
二端和所述比较器模块的输入端之间，所述第一电容的下极板连接接地端，所述第二电容、所述第三电容和所述第四电容的下极板通过开关切换分别连接接地端或者连接VDD电压输入端；
[0020]所述第五电容、所述第六电容、所述第七电容和所述第八电容依次并联，且所述第五电容、所述第六电容、所述第七电容和所述第八电容的上极板连接在所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种单通道高速高精度SAR ADC电路，其特征在于，包括自举开关模块(1)、电容阵列模块(2)、比较器模块(3)、锁存模块(4)和SAR逻辑控制模块(5)，所述自举开关模块(1)、所述电容阵列模块(2)、所述比较器模块(3)和所述锁存模块(4)依次连接，所述SAR逻辑控制模块(5)连接在所述电容阵列模块(2)和所述比较器模块(3)之间，所述电容阵列模块(2)包括三级电容阵列，其中，所述自举开关模块(1)，用来控制VIN输入信号和VIP输入信号的传输；所述电容阵列模块(2)，用来在所述自举开关模块(1)导通时，根据采样信号将所述VIN输入信号和所述VIP输入信号采样到所述电容阵列模块(2)的第(i)级所述电容阵列得到VIN采样信号和VIP采样信号，1≤i＜3；所述比较器模块(3)，用来比较所述VIN采样信号和所述VIP采样信号的电压，若所述VIN采样信号的电压大于所述VIP采样信号的电压，则所述比较器模块(3)输出的VIN输出信号为高电平、VIP输出信号为低电平，且判决结果为低电平，若所述VIN采样信号的电压小于所述VIP采样信号的电压，则所述比较器模块(3)输出的所述VIN输出信号为低电平、所述VIP输出信号为高电平，且所述判决结果为高电平；所述锁存模块(4)，用来将若干判决结果进行暂时锁存并统一输出所述若干判决结果；所述SAR逻辑控制模块(5)，根据所述若干判决结果生成所述电容阵列模块(2)的第(i+1)级所述电容阵列的开关切换方案。2.根据权利要求1所述的单通道高速高精度SAR ADC电路，其特征在于，所述自举开关模块(1)包括第一开关(S
P1
)、第二开关(S
N1
)、第三开关(S
P2
)、第四开关(S
N2
)、第五开关(S
P3
)和第六开关(S
N3
)，其中，所述第一开关(S
P1
)、所述第三开关(S
P2
)和所述第五开关(S
P3
)的第一端均连接VIP输入信号端，所述第二开关(S
N1
)、所述第四开关(S
N2
)和所述第六开关(S
N3
)的第一端均连接VIN输入信号端，所述第一开关(S
P1
)、所述第二开关(S
N1
)、所述第三开关(S
P2
)、所述第四开关(S
N2
)、所述第五开关(S
P3
)和所述第六开关(S
N3
)的第二端均连接所述电容阵列模块(2)的上极板。3.根据权利要求2所述的单通道高速高精度SAR ADC电路，其特征在于，所述第一开关(S
P1
)、所述第二开关(S
N1
)、所述第三开关(S
P2
)、所述第四开关(S
N2
)、所述第五开关(S
P3
)和所述第六开关(S
N3
)的结构相同，均包括：第一电容(C1)、第二电容(C2)、第三电容(C
Boost
)、第一NMOS管(M1)、第二NMOS管(M2)、第三NMOS管(M3)、第四NMOS管(M4)、第五NMOS管(M5)、第六PMOS管(M6)、第七NMOS管(M7)、第八NMOS管(M8)、第九NMOS管(M9)、第十NMOS管(M10)、第十一NMOS管(M11)、第十二PMOS管(M12)、第十三NMOS管(M13)和第一反相器(V1)，其中，所述第一电容(C1)的第一端分别连接所述第二NMOS管(M2)的源极和所述第三NMOS管(M3)的栅极，所述第一电容(C1)的第二端分别连接所述第一反相器(V1)的输入端、所述第六PMOS管(M6)的栅极、所述第七NMOS管(M7)的栅极和CLK端，所述第二NMOS管(M2)的漏极连接VDD端，所述第二NMOS管(M2)的栅极分别连接所述第二电容(C2)的第一端、所述第三NMOS管(M3)的源极和所述第四NMOS管(M4)的栅极，所述第三NMOS管(M3)的漏极连接VDD端，所述第二电容(C2)的第二端连接CLKB端，所述第四NMOS管(M4)的漏极连接VDD端，所述第四NMOS管(M4)的源极分别连接所述第三电容(C
Boost
)的第一端和所述第五NMOS管(M5)的源极，所述第三电容(C
Boost
)的第二端分别连接所述第一NMOS管(M1)的漏极、所述第七NMOS管(M7)的源
极、所述第八NMOS管(M8)的源极和所述第九NMOS管(M9)的源极，所述第六PMOS管(M6)的源极连接VDD端，所述第六PMOS管(M6)的漏极分别连接所述第五NMOS管(M5)的栅极、所述第七NMOS管(M7)的漏极和所述第八NMOS管(M8)的漏极，所述第五NMOS管(M5)的衬底层连接所述第五NMOS管(M5)的源极，所述第五NMOS管(M5)的漏极分别连接所述第八NMOS管(M8)的栅极、所述第九NMOS管(M9)的栅极、所述第十NMOS管(M10)的栅极和所述第十一NMOS管(M11)的源极，所述第九NMOS管(M9)的漏极连接所述第十NMOS管(M10)的源极，所述第十NMOS管(M10)的漏极连接V
out
端，所述第十一NMOS管(M11)的栅极连接VDD端，所述第十一NMOS管(M11)的漏极分别连接所述第十二PMOS管(M12)的漏极和所述第十三NMOS管(M13)的漏极，所述第十二PMOS管(M12)的源极连接VDD端，所述第十二PMOS管(M12)的栅极分别连接所述第十三NMOS管(M13)的栅极和CLKB端，所述第十三NMOS管(M13)的源极接地。4.根据权利要求2所述的单通道高速高精度SAR ADC电路，其特征在于，所述第一开关(S
P1
)、所述第二开关(S
N1
)、所述第三开关(S
P2
)、所述第四开关(S
N2
)、所述第五开关(S
P3
)和所述第六开关(S
N3
)的开关端均连接Sample信号端。5.根据权利要求2所述的单通道高速高精度SAR ADC电路，其特征在于，所述电容阵列模块(2)的三级电容阵列分别为第一电容阵列(DAC1)、第二电容阵列(DAC2)和第三电容阵列(DAC3)，其中，所述第一电容阵列(DAC1)的输入端连接所述第一开关(S
P1
)和所述第二开关(S
N1
)的输出端，所述第二电容阵列(DAC2)的输入端连接所述第三开关(S
P2
)和所述第四开关(S
N2
)的输出端，所述第三电容阵列(DAC3)的输入端连接所述第五开关(S
P3
)和所述第六开关(S
N3
)的输出端，所述第一电容阵列(DAC1)的输出端、所述第二电容阵列(DAC2)的输出端和所述第三电容阵列(DAC3)的输出端均连接所述比较器模块(3)的输入端。6.根据权利要求5所述的单通道高速高精度SAR ADC电路，其特征在于，所述第一电容阵列(DAC1)包括第一电容(1C1)、第二电容(1C2)、第三电容(1C3)、第四电容(1C4)、第五电容(1C5)、第六电容(1C6)、第七电容(1C7)和第八电容(1C8)，其中，所述第一电容(1C1)、所述第二电容(1C2)、所述第三电容(1C3)和所述第...

【专利技术属性】
技术研发人员：朱樟明，梁宇华，李常盈，丁瑞雪，刘术彬，李登全，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：