用于数据的缓冲传输的电路制造技术

示出一种电路，具有第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器、用于第一数据的第一数据输入端、用于第二数据的第二数据输入端、数据输出端和控制逻辑电路。控制逻辑电路设计成，将第一数据输入端与缓冲器之一、第二数据输入端与缓冲器之一并且数据输出端与缓冲器之一连接。控制逻辑电路还设计成，如果第一数据通过第一数据输入端有效地写入当前与其连接的缓冲器中，则将当前与其连接的缓冲器与未连接的缓冲器交换，如果第二数据通过数据输入端有效地写入当前与其连接的缓冲器中，则将当前与其连接的缓冲器与未连接的缓冲器交换，并且为了读出数据，当未连接的缓冲器具有更新的有效写入的数据时，将其与当前与数据输出端连接的缓冲器交换。出端连接的缓冲器交换。出端连接的缓冲器交换。

【技术实现步骤摘要】
【国外来华专利技术】用于数据的缓冲传输的电路


[0001]本专利技术涉及一种用于从多个发送器向一个接收器缓冲传输数据的电路。本专利技术尤其涉及一种电路，其具有四个数据缓冲器(随后称为缓冲器)和控制发送器/或接收器对缓冲器的写入访问和读取访问的控制逻辑电路。

技术介绍

[0002]由现有技术已知用于数据的缓冲传输的电路，所述电路对于每个通道具有三个缓冲器。所谓的电路提供一个用于写入数据的缓冲器和一个用于读出数据的缓冲器，而另一个缓冲器能实现将写入数据的缓冲器与从其中读出数据的缓冲器交换。因此，在两个通道的情况下需要六个缓冲器。

技术实现思路

[0003]对此，本专利技术丰富了现有技术，因为按照本专利技术的电路能实现利用四个缓冲器从两个发送器传输数据到一个接收器，而不限制发送器对电路的写入访问。
[0004]按照本专利技术的电路包括第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器、用于第一数据的第一数据输入端、用于第二数据的第二数据输入端、数据输出端和控制逻辑电路。控制逻辑电路设计成，将第一数据输入端与其中一个缓冲器连接，将第二数据输入端与其中一个缓冲器连接并且将数据输出端与其中一个缓冲器连接。
[0005]控制逻辑电路还设计成，如果第一数据通过第一数据输入端有效地写入当前与第一数据输入端连接的缓冲器中，则将当前与第一数据输入端连接的缓冲器与未连接的缓冲器交换，如果第二数据通过数据输入端有效地写入当前与第二数据输入端连接的缓冲器中，则将当前与第二数据输入端连接的缓冲器与未连接的缓冲器交换，并且为了读出数据，当未连接的缓冲器具有更新的有效写入的数据时，将当前与数据输出端连接的缓冲器与未连接的缓冲器交换。
[0006]在此，在说明书和权利要求书中使用的“数据输入端”的概念尤其理解为可以将数据传输到电路上的通信连接部。此外，在说明书和权利要求书中使用的“数据输出端”的概念尤其理解为可以由所述电路输出数据的通信连接部。所述通信连接部例如可以是导电连接，借助所述导电连接可以将代表数据的电流电瓶和/或电压电平(例如逻辑电平)传递到电路上或者从电路输出。
[0007]此外，在说明书和权利要求书中使用的“缓冲器”的概念尤其理解为存储元件(构件)或者存储元件(构件)中的可寻址的区域。亦即，在缓冲器之间的区别不仅可以涉及逻辑上的区别(例如在存储元件的可寻址的区域方面)，而且也可以涉及在相关的存储元件(构件)方面的区别。此外，在说明书和权利要求书中使用的“控制逻辑电路”的概念尤其理解为一种电路，其设计成，基于对电路的状态的分析或者对电路提出的读取和/或写入需求(“read/write requests”)控制所述电路并且尤其选择从哪个缓冲器提供数据包并且将数据包写入哪个缓冲器。
[0008]此外，在说明书和权利要求书中使用的“有效”和“无效”的概念尤其涉及数据的正确性。无效的数据包例如是在写入缓冲器时出现写入错误(并且因此在形式和/或内容方面以错误的方式不同于已告知的数据包)的数据包，或者是虽然正确写入缓冲器但是(由于之前的错误)包含错误的信息的数据包。
[0009]因此，按照本专利技术的设备能实现从发送器(或者一个或多个数据生成者)至接收器(或者一个或多个数据使用者)的连续的数据流，其方式为，将数据包写入与数据输入端连接的缓冲器并且在读出时从缓冲器提供。此外，按照本专利技术的电路能实现接收通过冗余的数据通道传输的数据。在此，冗余的数据通道尤其是传输相同的有效数据的数据通道，其中，有效数据例如沿着不同的(物理的)传输路径或者时间上错开地通过相同的(物理的)传输路径传递。
[0010]所述电路例如可以用作自动化技术中的4-缓冲器FIFO(先入先出)并且在那里在收发器中实现。收发器例如可以用于将过程数据从本地总线继续传送至现场总线(例如在总线耦合器或者总线控制器中)。例如，本地总线可以具有逻辑环形拓扑，其中，将数据沿两个环形方向(冗余地)在总线用户设备之间交换。
[0011]可以将过程数据以数据包/数据块(固定长度)的形式写入缓冲器中。在此，控制逻辑电路可以监视所述数据是否超过先前配置的数据块长度。在将数据写入缓冲器之后，可以将来自相应的发送器的数据标记为“有效的”或者“无效的”。在错误情况下，可以从另外的缓冲器向接收器供应数据。
[0012]控制逻辑电路优选设计成，为了读出数据，代替将当前与数据输出端连接的缓冲器与未连接的缓冲器交换，如果信令读出请求并且同时信令已经将第一数据写入与第一数据输入端连接的缓冲器，则将当前与第一数据输入端连接的缓冲器与数据输出端连接，并且如果信令读出请求并且同时信令已经将第二数据写入与第二数据输入端连接的缓冲器，则将当前与第二数据输入端连接的缓冲器与数据输出端连接。
[0013]在此，在说明书和权利要求书中使用的“同时信令”的表述尤其理解为，在两个信号之间的时间延迟这样小，使得在电路产生基于在先的信号的控制指令之前，控制逻辑电路就接收在后的信号，或者说时间上的间隔处于在产生控制指令之前控制逻辑电路所等待的间隔之内。
[0014]可以确定第一输入端或者第二数据输入端的优先级，并且控制逻辑电路还设计成，如果信令读出请求并且同时信令已经将数据写入与第一数据输入端连接的缓冲器并且已经将数据写入与第二数据输入端连接的缓冲器，则为了读出数据，将当前与优先的数据输入端连接的缓冲器与数据输出端连接。
[0015]因此，如果通过两个数据输入端同时接收数据，则(首先或者仅)继续传送通过优先的数据输入端接收的数据。
[0016]缓冲器与第一数据输入端、第二数据输入端或者数据输出端的连接可以包括定址位移(“address offset”)的改变。
[0017]缓冲器与第一数据输入端、第二数据输入端或者数据输出端的连接可以包括在信号路径之间的转换。
[0018]电路优选集成到总线用户设备、尤其是总线收发器中。
[0019]控制逻辑电路优选设计成，如果将数据有效地写入缓冲器中并且交换该缓冲器，
则设置旗标并且周期地重置该旗标，其中，在设置了旗标的情况下抑制当前与第一和第二数据输入端连接的缓冲器与另一个缓冲器的交换。
[0020]所述电路优选设置在具有第一发送器、第二发送器和接收器的系统中，其中，第一发送器与第一数据输入端连接，第二发送器与第二数据输入端连接并且接收器与数据输出端连接，并且发送器设计成，将数据包通过数据输入端传输到电路上并且向所述电路信令写入过程的结束。
[0021]在此，在说明书和权利要求书中使用的“数据包”的概念尤其理解为成块发送/接收的二进制编码的信息，其中，所述信息通常处于一定语境中。此外，数据包经常具有确定的结构，所述结构能实现给二进制编码的信息指定数据包的相应的部段。
[0022]接收器优选设计成，向电路信令读出请求并且通过电路的数据输出端读出数据包。
[0023]电路优选具有s+2个缓冲器，其中，s表明发送器的数量。
附图说明
[0024]随后借助实施例的详细的说明中阐述本专利技术，其中，参照附图，图中：本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.电路(100)，其具有第一缓冲器(A)，第二缓冲器(B)，第三缓冲器(C)，第四缓冲器(D)，用于第一数据(D1)的第一数据输入端(P1)，用于第二数据(D2)的第二数据输入端(P2)，数据输出端(P3)和控制逻辑电路(130)，其中，所述控制逻辑电路(130)设计成：将所述第一数据输入端(P1)与所述缓冲器(A-D)之一连接，将所述第二数据输入端(P2)与所述缓冲器(A-D)之一连接，将所述数据输出端(P3)与所述缓冲器(A-D)之一连接，如果第一数据(D1)通过所述第一数据输入端(P1)有效地写入当前与所述第一数据输入端(P1)连接的缓冲器(A-D)，则将当前与所述第一数据输入端(P1)连接的缓冲器(A-D)与未连接的缓冲器(A-D)交换，如果第二数据(D2)通过所述第二数据输入端(P2)有效地写入当前与所述第二数据输入端(P2)连接的缓冲器(A-D)，则将当前与所述第二数据输入端(P2)连接的缓冲器(A-D)与所述未连接的缓冲器(A-D)交换，为了读出数据(D3)，如果所述未连接的缓冲器(A-D)具有更新的有效写入的数据，则将当前与所述数据输出端(P3)连接的缓冲器(A-D)与所述未连接的缓冲器(A-D)交换。2.根据权利要求1所述的电路(100)，其中，所述控制逻辑电路(130)还设计成，代替当前与所述数据输出端(P3)连接的缓冲器(A-D)与所述未连接的缓冲器(A-D)的连接，为了读出数据(D3)：如果信令读出请求并且同时信令已经将第一数据(D1)写入与所述第一数据输入端(P1)连接的缓冲器(A-D)中，则将当前与所述第一数据输入端(P1)连接的缓冲器(A-D)与所述数据输出端(P3)连接，并且如果信令读出请求并且同时信令已经将第二数据(D2)写入与所述第二数据输入端(P2)连接的缓冲器(A-D)中，则将当前与所述第二数据输入端(P2)连接的缓冲器(A-D)与所述数据输出端(P3)连接。3.根据权利要求1或2所述的电路(100)，其中，确定所述第一数据输入端(P1)或者所述第二数据输入端(P2)的优先级并且所述控制逻辑电路(130)还设计成：如果信令读出请求并且同时信令：已经将第一数据(D1)写入与...

【专利技术属性】
技术研发人员：弗兰克，
申请(专利权)人：WAGO管理有限责任公司，
类型：发明
国别省市：