用于高速DAC的自适应相位对准方案制造技术

公开用于实施用于高速DAC的自适应相位对准方案的方法和系统。准方案的方法和系统。准方案的方法和系统。

【技术实现步骤摘要】
用于高速DAC的自适应相位对准方案


[0001]当前描述大体上涉及集成电路，且确切地说涉及用于高速数/模转换器(DAC)的自适应相位对准方案。

技术介绍

[0002]对于高速DAC，差分同相数据(I)、正交相数据(Q)和取样时钟之间的相位对准显著影响DAC的定时容限和总体系统的性能，例如符号间干扰(ISI)、信噪比(SNR)，以及有效位数(ENOB)降级。稳健的数据和时钟相位对准将有助于改进总体系统性能。

技术实现思路

[0003]在一个方面中，本申请提供一种自适应相位控制电路，所述电路包括：一对相位内插器(PI)，其经配置以调整输入时钟脉冲的相位；多路复用器(MUX)电路，其经配置以从所述PI接收经相位调整的时钟，且选择所述经相位调整的时钟中的一个；可调整延迟单元，其经配置以基于延迟控制信号调整所述经相位调整的时钟中的被选择的一个经相位调整的时钟的延迟，且产生经延迟调整的信号；相位检测器，其经配置以检测所述经延迟调整的信号的相位；以及数字信号处理器(DSP)，其经配置以产生所述延迟控制信号。
附图说明
[0004]在所附权利要求书中阐述本专利技术技术的某些特征。然而，出于阐释的目的，在以下图式中阐述本专利技术技术的若干实施例。
[0005]图1示出根据本专利技术技术的一或多个方面的自适应相位控制方案的实例。
[0006]图2示出根据本专利技术技术的一或多个方面的单边沿检测方案的实例。
[0007]图3示出根据本专利技术技术的一或多个方面用于自适应相位对准方案的数据和时钟信号的实例。
[0008]图4示出根据本专利技术技术的一或多个方面的实例相位检测器块中的偏移促成因素。
[0009]图5示出根据本专利技术技术的一或多个方面的非零输入参引偏移的偏移影响的实例。
[0010]图6示出根据本专利技术技术的一或多个方面在不同隅角上校准之后的实例DAC定时容限。
[0011]图7示出将双边沿检测方案与本专利技术技术的单边沿检测方案进行比较的实例模拟结果。
具体实施方式
[0012]下文阐述的详细描述意图作为对本专利技术技术的各种配置的描述，且并非意图表示可实践本专利技术技术的仅有配置。附图并入本文中并且构成详细描述的一部分。详细描述包
含出于提供对本专利技术技术的透彻理解的目的的具体细节。然而，本专利技术技术不限于本文中阐述的具体细节且可使用一或多个实施方案来实践。在一或多个例子中，以框图形式展示结构和组件以避免混淆本专利技术技术的概念。
[0013]本专利技术技术针对方法和系统，其包含自适应相位控制块以使例如差分同相时钟(CK2TI_delayed)和正交相时钟(CK2TQ_delayed)等经延迟分频时钟对准到主时钟(CK1T)。可由相位内插器和DSP自适应地变化的可调整延迟单元用于控制数据和时钟之间的定时容限。本专利技术技术的相位块包含两个单独的IQ相位内插器、两个虚设多路复用器(MUX)、一个IQ CK MUX、一个可调整延迟单元、相位检测器和数字信号处理器(DSP)。相位检测器的输出发送到DSP以控制相位内插器和可调整延迟单元。本相位检测器在有180度相移(CK1T)和无180度相移(CKB_1T)的情况下使经分频时钟(例如，呈差分同相(CK2TI)和正交相(CK2TQ)对准到主时钟的相同边沿，其中经分频时钟的偏斜变化与主时钟周期相当。
[0014]本相位检测器块包含CK1T/CKB_1T MUX、两个电流模式逻辑(CML)取样器、低速比较器和重定时。相位检测器块的输出发送到DSP以控制相位内插器。由相位选择控制位控制的CK1T/CKB_1T MUX可嵌入于第一CML取样器中，存在可忽略的功率和速度损失。所提出的技术实现用于高速和低功率应用的严格的定时对准。此外，所提出的技术独立于任何标准或工艺技术。应了解，例如光学、缆线或无线收发器等任何收发器将使用高速DAC，且为了稳健性起见执行等化、解调和数字域中的其它信号处理。针对低功率应用使用高速DAC的将来产品将得益于本专利技术技术。
[0015]现有相位控制回路使经延迟分频时钟(例如，呈差分同相(CK2TI_delayed)和正交相(CK2TQ_delayed)对准到主时钟CK1T。可调整延迟单元用于控制数据和时钟之间的定时容限。相位延迟控制回路包含两个单独的IQ相位内插器、两个可调整延迟单元、相位检测器和DSP。相位检测器的输出发送到DSP以控制相位内插器。可调整延迟单元的延迟可由可编程电容器、电阻器和电流源控制。现有相位检测器设计使经分频时钟(例如，呈差分同相(CK2TI_delayed)和正交相(CK2TQ_delayed)对准到主时钟CK1T的不同边沿(分别为上升沿和下降沿)，即使在极高速度下也如此，其中经分频时钟的偏斜变化与主时钟周期相当。相位检测器包含两个CML取样器、低速比较器和重定时。相位检测器的输出发送到DSP以控制相位内插器。
[0016]与现有解决方案相比，本专利技术技术具有若干有利特征。举例来说，本专利技术技术的延迟由相位内插器(PI)以可忽略的硬件开销自适应地测量，因为再使用PI来检查回路中的可调整延迟的值，且所公开的解决方案相对于工艺、电压和温度变化是稳健的，即使对于具有严格定时容限的高速应用也如此。对于复制拓扑，IQ路径共享相同延迟路径，不会从延迟单元和相位检测器产生失配，且所引入的复制失配相比于之前较小。所公开的解决方案极大地简化了相位检测器的设计，因为使用仅一个CK2T路径，其转化为较小设计工作量和芯片面积。此外，在本专利技术技术的单边沿检测方案中，相位对准对于输入参引相位检测器偏移不敏感，这不同于基于零交叉方案的先前双边沿检测。并且，CML取样器的增益要求极大地放松，且相位对准对后续阶段所产生的偏移不再敏感。此外，仅来自相位MUX的偏移是重要的这一事实极大地简化了设计和布局工作量，且实现较低功耗下的较好相位对准，即使对于较高速度应用也如此。
[0017]图1示出根据本专利技术技术的一或多个方面的自适应相位控制方案的实例。如图1中
所示，自适应相位控制方案使经延迟分频时钟(例如，呈差分同相(CK_2TI_delayed)和正交相(CK_2TQ_delayed)对准到主时钟CK_1T。由PI和DSP自适应地改变的可调整延迟单元用于控制数据和时钟之间的定时容限。相位块包含两个单独的IQ相位内插器、两个虚设MUX、一个IQ CK MUX、可调整延迟单元、相位检测器和DSP。相位检测器的输出发送到数字信号处理器以控制相位内插器和可调整延迟单元。
[0018]图2示出根据本专利技术技术的一或多个方面的单边沿检测方案的实例。在图2中展示的单边沿检测方案中，相位检测器在有180度相移(CK_1T)和无180度相移(CKB_1T)的情况下使经分频时钟(例如，呈差分同相(CK_2TI)和正交相(CK_2TQ)对准到主时钟的相同边沿，其中经分频时钟的偏斜变化与主时钟周期相当。所公开的相位检测器块包含CK_1T/CKB_1T MUX、两个CML取样器、低速比较器和重定时器。相位检测器输出的输出发送到数字信号处本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种自适应相位控制电路，所述电路包括：一对相位内插器PI，其经配置以调整输入时钟脉冲的相位；多路复用器MUX电路，其经配置以从所述PI接收经相位调整的时钟，且选择所述经相位调整的时钟中的一个；可调整延迟单元，其经配置以基于延迟控制信号调整所述经相位调整的时钟中的被选择的一个经相位调整的时钟的延迟，且产生经延迟调整的信号；相位检测器，其经配置以检测所述经延迟调整的信号的相位；以及数字信号处理器DSP，其经配置以产生所述延迟控制信号。2.根据权利要求1所述的电路，...

【专利技术属性】
技术研发人员：吴波，R，
申请(专利权)人：安华高科技股份有限公司，
类型：发明
国别省市：