一种DDS数字信号生成速率翻倍的方法及系统技术方案

本发明专利技术公开了一种DDS数字信号生成速率翻倍的方法及系统，该系统用于匹配基于四开关结构双沿转换的DAC，包括：在双沿模式下，将数字信号发生单元产生的数字信号输出至插值滤波模块，通过插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；采用频率调制信号对所述待调制数字信号进行频率调制，得到频率调制后的数字信号输出至DAC模块，以实现四开关DAC模块在双沿模式下的数据转换速率翻倍；本发明专利技术所设计的DDS结构，利用一个插值滤波器加上调制的方案实现DA转换器12GSPS的数据输出，该DDS结构具有能够匹配DAC双工作模式、且节约硬件资源的优点。且节约硬件资源的优点。且节约硬件资源的优点。

【技术实现步骤摘要】
一种DDS数字信号生成速率翻倍的方法及系统


[0001]本专利技术涉及一种数字通信系统，特别涉及一种DDS数字信号生成速率翻倍的方法与系统，该系统用于匹配基于四开关结构双沿转换的DAC。

技术介绍

[0002]电流舵DAC转换器是根据输入的数字码译码后控制各个相应权重的电流源实现电流相加形成模拟输出电流，完成输入数字码值到模拟输出量之间的转换。根据开关控制方式及电流源权重的不同，可以划分为三种结构：二进制译码结构、温度计译码结构和分段译码结构。
[0003]随着现在数字通信系统的迭代更新，对通信速率有了更高的要求，为了适应这种要求，在系统中的DAC转换器则需要达到的更高的转换速率。为了达到更高的转换速率，四开关结构DAC转换器应运而生，其结构如图1所示：四个开关的控制信号G1，G2，G3，G4由输入互补数据D、DB和差分时钟信号CLK、CLKN进行逻辑与运算得到，分别控制M1，M2，M3，M4四个开关管导通与关断。信号G1，G4控制的开关输出连接到一起输出到差分电流IOUTP，当输入数据D为高时，电流流过IOUTP端；信号G2，G3控制的开关输出连接到一起输出到差分电流IOUTN，当输入数据D为低时，电流流过IOUTN端。其开关控制信号每半个时钟周期有且仅有一个开关导通，而且每半个时钟周期无论数据变化与否都有两个开关控制信号进行切换。差分输出电流是否发生变化由输入数据决定，但开关控制信号的翻转频率时钟信号决定。其具体的时序图如图2所示，据此，四开关DAC结构存在两种工作模式，一是利用时钟上升沿或下降沿进行更新的单沿模式，或者是利用时钟的上升沿和下降沿分别进行一次更新的双沿模式。
[0004]由于四开关时钟存在单双沿两种工作模式，因而在理想状态下，通过对DAC前端的DDS结构进行合理设计、使其能够匹配相应的四开关DAC结构的双沿工作模式，即可实现DAC在双沿模式下的转换率翻倍。因此，如何设计一种DDS结构以匹配四开关DAC结构的两种工作模式、实现四开关DAC结构工作在双沿模式下的数据转换速率的翻倍成为急需解决的问题。具体的，该DDS结构的设计不仅涉及到硬件编程,还涉及到具体的硬件资源选择和消耗的问题。

技术实现思路

[0005]本专利技术的目的在于克服现有技术中所存在的一种DDS结构以匹配四开关DAC结构的两种工作模式、实现四开关DAC结构工作在双沿模式下的数据转换速率的翻倍的问题，提供一种用于匹配基于四开关结构双沿转换的DAC的DDS数字信号生成速率翻倍的方法与系统，本方法通过对数字信号发生单元产生的一组数字信号进行插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；采用频率调制信号对所述待调制数字信号进行频率调制，得到频率调制后的数字信号输出至DAC模块，以实现四开关DAC模块在双沿模式下的数据转换速率翻倍。
[0006]为了实现上述专利技术目的，本专利技术提供了以下技术方案：
[0007]一种DDS数字信号生成速率翻倍的方法，包括：
[0008]对数字信号发生单元产生的一组数字信号进行插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；
[0009]采用频率调制信号对所述待调制数字信号进行频率调制，得到调制后的数字信号输出至DAC模块，以实现所述DAC模块在双沿模式下的数据转换速率翻倍，其中，所述DAC模块为四开关结构。
[0010]优选的，所述频率调制依照以下公式进行调制：
[0011][0012]其中，为待调制数字信号，为频率调制信号。
[0013]优选的，所述频率调制信号为3GHz调制信号。
[0014]在本专利技术进一步的实施例中，还提供一种采用上述DDS数字信号生成速率翻倍的方法进行DDS数字信号生成速率翻倍的系统，其特征在于，所述系统用于与四开关结构DAC模块相连，包括：数字信号发生单元、插值滤波器单元、调制信号生成单元、信号合成单元；
[0015]所述数字信号发生单元用于产生数字信号，所述数字信号发生单元的第一输出端与所述插值滤波器单元的输入端连接，以在双沿模式下向所述插值滤波器单元输出其产生的数字信号；
[0016]所述插值滤波器单元能够对其接收到的数字信号进行插值滤波处理、实现所述数字信号的速率倍速转换，得到待调制的数字信号；并且所述插值滤波器单元的输出端与所述信号合成单元的第一输入端相连，以输出所述待调制的数字信号至所述信号合成单元；
[0017]所述调制信号生成单元的输出端与所述信号合成单元的第二输入端相连，用于生成频率调制信号，并输出所述待调制的数字信号至所述信号合成单元；
[0018]所述信号合成单元用于接收所述待调制的数字信号以及所述频率调制信号，并利用所述频率调制信号对所述待调制的数字信号进行频率调制，以扩充所述待调制信号的频域，并将调制后的数字信号输出至所述四开关结构DAC模块；
[0019]所述数字信号发生单元的第二输出端与所述四开关结构DAC模块的输入端相连，以在单沿模式下向所述DAC模块输出其产生的数字信号。
[0020]优选的，所述数字信号发生单元采用八八路并行结构，其中，每路数据速率为750M。
[0021]优选的，所述插值滤波器单元为n阶半带滤波器。
[0022]优选的，所述半带滤波器的第一奈奎斯特带宽内归一化通带截止频率为0.3。
[0023]在本专利技术进一步的实施例中还提供一种芯片，该芯片中包括上述用于实现DAC数据速率翻倍的系统。
[0024]与现有技术相比，本专利技术的有益效果：
[0025]1、本专利技术所设计的系统(DDS结构)包括单双沿两种工作模式，当系统工作在单沿模式时，数字信号发生单元产生的数字信号直接输出至四开关结构DAC模块，以满足四开关结构DAC模块单沿模式的要求；而当系统工作在双沿模式时，通过对数字信号发生单元产生数字信号进行插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；采用频率调制信号对所述待调制数字信号进行频率调制，扩充频率调制后的数字信号的频
域，最后输出调制后的信号至DAC模块，从而能够实现四开关DAC模块在双沿模式下的数据转换速率翻倍；本专利技术所设计的DDS结构，利用一个插值滤波器加上调制的方案实现DA转换器12GSPS的数据输出，该DDS结构具有能够匹配DAC双工作模式、且节约硬件资源的优点。
[0026]2、本专利技术中数字信号生成单元采用的8路并行结构，每路速率750M，加上插值滤波器以生成12GSPS数字信号的方案能够节约大量硬件资源。
[0027]3、本专利技术所采用的3GHz调制方案利于12GHz采样时钟下的数据处理。
附图说明：
[0028]图1为本专利技术示例性实施例的四开关结构DAC。
[0029]图2为本专利技术示例性实施例的四开关结构DAC时序图。
[0030]图3示出了本专利技术示例性实施例的用于匹配四开关结构DAC的DDS数字信号生成速率翻倍的系统原理框图。
[0031]图4示出了本专利技术示例性实施例的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DDS数字信号生成速率翻倍的方法，其特征在于，包括：对数字信号发生单元产生的一组数字信号进行插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；采用频率调制信号对所述待调制数字信号进行频率调制，得到调制后的数字信号输出至DAC模块，以实现所述DAC模块在双沿模式下的数据转换速率翻倍，其中，所述DAC模块为四开关结构。2.如权利要求1所述的方法，其特征在于，所述频率调制依照以下公式进行调制：其中，为待调制数字信号，为频率调制信号。3.如权利要求2所述的方法，其特征在于，所述频率调制信号为3G Hz调制信号。4.一种采用权利要求1-3任一所述的DDS数字信号生成速率翻倍的方法进行DDS数字信号生成速率翻倍的系统，其特征在于，所述系统用于与四开关结构DAC模块相连，包括：数字信号发生单元、插值滤波器单元、调制信号生成单元、信号合成单元；所述数字信号发生单元用于产生数字信号，所述数字信号发生单元的第一输出端与所述插值滤波器单元的输入端连接，以在双沿模式下向所述插值滤波器单元输出其产生的数字信号；所述插值滤波器单元能够对其接收到的数字信号进行插值滤波处理、实现所述数字信号的...

【专利技术属性】
技术研发人员：陈红艳，王学思，刘美庆，马上，朱必新，陈世霖，肖子谦，胡剑浩，邓涛，
申请(专利权)人：成都信息工程大学中国人民解放军七八零九二部队，
类型：发明
国别省市：