时间交织数字模拟转换器及其转换方法技术

本发明专利技术公开一种用于将数字信号转换为模拟信号的时间交织数字模拟转换器，包括：数字处理电路，用于根据该时间交织数字模拟转换器的数字信号，产生多个数据序列，其中，该多个数据序列包括第一数据序列和第二数据序列；时域动态元素匹配电路，用于将该第一数据序列的一部分与该第二数据序列的一部分交换，以产生第一调整后的数据序列和第二调整后的数据序列；多个数字模拟转换器，每个数字模拟转换器具有至少一个数字模拟转换器单元；以及组合电路，用于通过组合该多个数字模拟转换器的模拟输出来产生模拟信号。本发明专利技术可以减轻时间交织模拟转换器的不同DAC通道所使用的之间的增益失配、偏移失配和/或时序失配引起的失真。偏移失配和/或时序失配引起的失真。偏移失配和/或时序失配引起的失真。

【技术实现步骤摘要】
时间交织数字模拟转换器及其转换方法


[0001]本专利技术涉及电路
，尤其涉及一种时间交织模拟数字转换器及其转换方法。

技术介绍

[0002]各种应用对高速和大带宽(bandwidth)的数字模拟转换器(digital-to-analog converter，DAC)都有很大的需求。时间交织(time-interleaved)DAC可以实现高速数字模拟转换操作，但是由于不同DAC通道之间的失配(mismatch)而导致失真。因此，需要创新的时间交织DAC架构，该时间交织DAC架构可以减轻由不同DAC通道之间的增益失配、偏移失配和/或时序失配引起的失真。

技术实现思路

[0003]有鉴于此，本专利技术提供一种时间交织模拟数字转换器及其转换方法，以减轻由不同DAC通道之间的增益失配、偏移失配和/或时序失配引起的失真。
[0004]根据本专利技术的第一方面，公开一种时间交织数字模拟转换器，用于将数字信号转换为模拟信号，包括：
[0005]数字处理电路，用于根据该时间交织数字模拟转换器的数字信号，产生多个数据序列，其中，该多个数据序列包括第一数据序列和第二数据序列；
[0006]时域动态元素匹配电路，用于将该第一数据序列的一部分与该第二数据序列的一部分交换，以产生第一调整后的数据序列和第二调整后的数据序列，其中，第一调整后的数据序列包括该第一数据序列的第一比特和该第二数据序列的第一比特，第二调整后的数据序列包括第一数据序列的第二比特和第二数据序列的第二比特；
[0007]多个数字模拟转换器，每个数字模拟转换器具有至少一个数字模拟转换器单元，其中，该多个数字模拟转换器包括第一数字模拟转换器和第二数字模拟转换器，第一数字模拟转换器包括回应于第一调整后的数据序列而操作的第一数字模拟转换器单元，以及第二数字模拟转换器包括回应于第二调整后的数据序列而操作的第二数字模拟转换器单元；以及
[0008]组合电路，用于通过组合该多个数字模拟转换器的模拟输出来产生模拟信号。
[0009]根据本专利技术的第二方面，公开一种时间交织数字模拟转换方法，用于将数字信号转换为模拟信号，包括：
[0010]根据该数字信号产生多个数据序列，其中，该多个数据序列包括第一数据序列和第二数据序列；
[0011]通过将该第一数据序列的一部分与该第二数据序列的一部分交换来执行时域动态元素匹配操作以产生第一调整后的数据序列和第二调整后的数据序列，其中，该第一调整后的数据序列包括：该第一数据序列的第一比特和该第二数据序列的第一比特，以及该第二调整后的数据序列包括第一数据序列的第二比特和第二数据序列的第二比特；以及
[0012]通过组合各自具有至少一个数字模拟转换器单元的多个数字模拟转换器的模拟输出来产生模拟信号，其中，该多个数字模拟转换器包括第一数字模拟转换器和第二数字模拟转换器，该第一数字模拟转换器包括响应于该第一调整的数据序列进行操作的第一数字模拟转换器单元，并且第二数字模拟转换器包括响应于第二调整的数据序列进行操作的第二数字模拟转换器单元。
[0013]本专利技术的时间交织数字模拟转换器由于包括时域动态元素匹配电路，用于将该第一数据序列的一部分与该第二数据序列的一部分交换，以产生第一调整后的数据序列和第二调整后的数据序列。通过这种方式使得增益、偏移更加平滑，例如每个周期模拟信号的增益、偏移更加平均，避免了增益和偏移的大幅波动；因此，本专利技术可以减轻时间交织模拟转换器的不同DAC通道所使用的之间的增益失配、偏移失配和/或时序失配引起的失真。
附图说明
[0014]图1是示出根据本专利技术的实施例的具有时域动态元素(或元件)匹配(ime-domain dynamic element matching，TDEM)的时间交织的数字模拟转换器(DAC)的框图。
[0015]图2是示出根据本专利技术的实施例的图1所示的组合电路的操作的图。
[0016]图3是示出根据本专利技术的实施例的在时间交织DAC中使用的DAC的框图。
[0017]图4是示出根据本专利技术的实施例的没有TDEM的时间交织DAC操作的图。
[0018]图5是示出根据本专利技术的实施例的利用TDEM的时间交织DAC操作的图。
[0019]图6是示出根据本专利技术的实施例的具有TDEM的另一种时间交织DAC的框图。
[0020]图7是示出根据本专利技术的实施例的没有TDEM的另一种时间交织DAC操作的图。
[0021]图8是示出根据本专利技术的实施例的利用TDEM的另一时间交织DAC操作的图。
[0022]图9是示出根据本专利技术的实施例的图1和图6所示的TDEM电路的示例性设计的框图。
[0023]图10是示出根据本专利技术的实施例的随机序列交换操作的图。
具体实施方式
[0024]贯穿以下描述和权利要求使用某些术语，其指代特定部件。如本领域技术人员将理解的，电子设备制造商可以用不同的名称来指代部件。本文文件无意区分名称不同但功能相同的部件。在以下描述和权利要求中，术语“包括”和“包含”以开放式方式使用，因此应解释为表示“包括但不限于...”。同样，术语“耦接”旨在表示间接或直接的电连接。因此，如果一个设备耦接到另一设备，则该连接可以是通过直接电连接，或者是通过经由其他设备和连接的间接电连接。
[0025]图1是示出根据本专利技术的实施例的具有时域动态元素(或元件)匹配(time-domain dynamic element matching，TDEM)的时间交织的数字模拟转换器(digital-to-analog converter，DAC)的框图。时间交织DAC 100(时间交织的DAC 100)包括数字处理电路102、TDEM电路104、多个DAC 106_1至106_K和组合电路108。每个DAC 106_1至106_K(DAC 106_1-106_K中的每一个)可视为时间交织DAC 100的一个DAC元件(或称为子DAC(sub-DAC))。时间交织DAC 100用于将数字信号D_IN转换为模拟信号V_OUT。在本实施例中，时间交织DAC 100可以是K通道(channel)N比特(bit)时间交织DAC，每个DAC 106_1-106_K(DAC 106_1-106_K
中的每一个)可以具有M个DAC单元，其中，K，M和N为正整数，K>1，N≥1，M＝2N-1。数字处理电路102布置为根据数字信号D_IN产生多个数字输入D1至DK，其中每个数字输入D1-DK(数字输入D1-DK中的每一个)包括M个数据序列。例如，数字输入Di包括数据序列Di_1至Di_M，其中例如考虑到K＝2的情况，数字输入D1包括数据序列D1_1至D1_M，并且数字输入D2(即，DK＝D2)包括数据序列D2_1至D2_M。
[0026]TDEM电路104布置为采用本专利技术提出的TDEM方案，用于调整数字输入D1-DK以产生调整后的数字输入(或称为调整数字输入)D'1-D'K，其中每个调整后本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时间交织数字模拟转换器，用于将数字信号转换为模拟信号，其特征在于，包括：数字处理电路，用于根据该时间交织数字模拟转换器的数字信号，产生多个数据序列，其中，该多个数据序列包括第一数据序列和第二数据序列；时域动态元素匹配电路，用于将该第一数据序列的一部分与该第二数据序列的一部分交换，以产生第一调整后的数据序列和第二调整后的数据序列，其中，第一调整后的数据序列包括该第一数据序列的第一比特和该第二数据序列的第一比特，第二调整后的数据序列包括第一数据序列的第二比特和第二数据序列的第二比特；多个数字模拟转换器，每个数字模拟转换器具有至少一个数字模拟转换器单元，其中，该多个数字模拟转换器包括第一数字模拟转换器和第二数字模拟转换器，第一数字模拟转换器包括回应于第一调整后的数据序列而操作的第一数字模拟转换器单元，以及第二数字模拟转换器包括回应于第二调整后的数据序列而操作的第二数字模拟转换器单元；以及组合电路，用于通过组合该多个数字模拟转换器的模拟输出来产生模拟信号。2.如权利要求1所述的时间交织数字模拟转换器，其特征在于，该第二数据序列的第一比特和该第一数据序列的第二比特是随机选择的。3.如权利要求1所述的时间交织数字模拟转换器，其特征在于，该第一数字模拟转换器包括多个第三数字模拟转换器单元，该多个数据序列包括多个第三数据序列，该多个第三数字模拟转换器单元布置为分别响应于从该多个第三数据序列汇出的数据序列进行操作，并且该数字处理电路包括：动态元素匹配电路，布置为根据基于该多个第三数字模拟转换器单元执行的动态元素匹配算法来设置该多个第三数据序列。4.如权利要求3所述的时间交织数字模拟转换器，其特征在于，该第二数字模拟转换器包括多个第四数字模拟转换器单元，该多个数据序列还包括多个第四数据序列，该多个第四数字模拟转换器单元布置为分别响应于从该多个第四数据序列汇出的数据序列进行操作，并且该动态元素匹配电路还布置为根据基于该多个第四数据序列执行的动态元素匹配算法来设置该多个第四数据序列。5.如权利要求1所述的时间交织数字模拟转换器，其特征在于，该时域动态元素匹配电路包括：检测电路，用于检查该第一数据序列和该第二数据序列以产生通知信号；以及交换电路，用于根据该通知信号将该第一数据序列的一部分与该第二数据序列的一部分交换。6.如权利要求5所述的时间交织数字模拟转换器，其特征在于，该检测电路布置为检测将要连续处理的两个比特是否具有相同的...

【专利技术属性】
技术研发人员：曾伟信，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：