半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的所述基底中形成凹槽；在所述凹槽中形成隔离层；在所述隔离层上形成源漏掺杂层；形成与所述源漏掺杂层电连接的接触孔插塞。本发明专利技术实施例中所述隔离层形成在所述基底与所述源漏掺杂层之间，使得所述源漏掺杂层与基底电隔离，降低了所述半导体结构漏电流的概率，提高了半导体结构的电学性能。提高了半导体结构的电学性能。提高了半导体结构的电学性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
[0003]因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
[0004]全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(FinTET)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulk Silicon)或者SOI wafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用HKMG(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。

技术实现思路

[0005]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
[0006]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的所述基底中形成凹槽；在所述凹槽中形成隔离层；在所述隔离层上形成源漏掺杂层；形成与所述源漏掺杂层电连接的接触孔插塞。
[0007]相应的，本专利技术实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；凹槽，位于所述栅极结构两侧的所述基底中；源漏掺杂层，位于所述凹槽中；接触孔插塞，位于所述源漏掺杂层上，且与所述源漏掺杂层连接；隔离层，位于所述凹槽上，所述源漏掺杂层位于所述隔离层上。
[0008]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0009]本专利技术实施例在所述基底上形成栅极结构，在所述栅极结构两侧的所述基底中形成凹槽，在所述凹槽中形成隔离层，在所述隔离层上形成源漏掺杂层，形成与所述源漏掺杂层连接的接触孔插塞。所述隔离层形成在所述基底与所述源漏掺杂层之间，使得所述源漏掺杂层与基底电隔离，降低了所述半导体结构漏电流的概率，提高了半导体结构的电学性
能。
附图说明
[0010]图1是一种半导体结构的结构示意图；
[0011]图2至图6是本专利技术实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0012]图7至图15是本专利技术实施例半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
[0013]由
技术介绍
可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构分析器件性能不佳的原因。
[0014]参考图1，示出了一种半导体结构的结构示意图。
[0015]如图1所示，基底包括衬底1以及凸出于衬底1的鳍部2；源漏掺杂层3，分立于鳍部2上；接触孔插塞8，位于所述源漏掺杂层3中，且与所述源漏掺杂层3电连接；一个或多个沟道层4，悬置于所述源漏掺杂层3之间且与源漏掺杂层3接触，所述沟道层4间隔悬置于所述鳍部2上；栅极结构5，横跨所述鳍部2上的所述沟道层4且包围所述沟道层4；层间介质层6，覆盖源漏掺杂层3以及所述栅极结构5的侧壁，且所述层间介质层6露出所述栅极结构5的顶部。
[0016]所述半导体结构中，为了减小接触孔插塞8与源漏掺杂层3之间的接触电阻，在所述接触孔插塞8与源漏掺杂层3之间形成有金属硅化物层7。
[0017]所述源漏掺杂层3与所述衬底1接触的区域会形成空间电荷区，所述金属硅化物层7一般通过自对准硅化物工艺形成，反应形成金属硅化物层7的金属离子(例如Pt)易扩散进入空间电荷区中形成管道(piping)，从而易导致形成的金属硅化物层7沿着管道快速扩散入空间电荷区中，进而导致空间电荷区发生漏电，导致半导体结构的性能不佳。
[0018]本专利技术实施例在所述基底上形成栅极结构，在所述栅极结构两侧的所述基底中形成凹槽，在所述凹槽中形成隔离层，在所述隔离层上形成源漏掺杂层，形成与所述源漏掺杂层连接的接触孔插塞。所述隔离层形成在所述基底与所述源漏掺杂层之间，使得所述源漏掺杂层与基底电隔离，降低了所述半导体结构漏电流的概率，提高了半导体结构的电学性能。
[0019]为使本专利技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术实施例的具体实施例做详细的说明。
[0020]图2至图6是本专利技术实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0021]参考图2，提供基底200。
[0022]本实施例中，所述基底200为后续形成平面晶体管(MOSFET)提供工艺平台。
[0023]本实施例中，所述基底200为硅基底。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
[0024]继续参考图2，在所述基底200上形成栅极结构204。
[0025]在半导体结构工作时，所述栅极结构204用于控制沟道的开启与断开。
[0026]本实施例中，所述栅极结构204为叠层结构，包括栅介质层2041和位于栅介质层2041上的栅极层2042。其他实施例中，所述栅极结构还可以单层结构，也就是仅包括栅极层。
[0027]本实施例中，栅介质层2041的材料为氧化硅或氮氧化硅。
[0028]本实施例中，栅极层2042的材料为多晶硅。
[0029]形成栅极结构204的步骤包括：在形成基底200上形成栅介质层2041和位于所述栅介质层2041上的栅极材料层(图未示)；在所述栅极材料层上形成栅极掩膜层(图中未示出)；以栅极掩膜层为掩膜刻蚀所述栅极材料层，形成位于栅介质层2041上的栅极层2042。
[0030]参考图3，在所述栅极结构204两侧的所述基底200中形成凹槽206。
[0031]所述凹槽206为后续形成源漏掺杂层提供空间。
[0032]形成凹槽206的步骤包括：刻蚀所述栅极结构204两侧所述基底200，形成所述凹槽206。
[0033]本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构204两侧的所述基底200，形成凹槽206。干法刻蚀工本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的所述基底中形成凹槽；在所述凹槽中形成隔离层；在所述隔离层上形成源漏掺杂层；形成与所述源漏掺杂层电连接的接触孔插塞。2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层后，形成所述接触孔插塞前还包括：刻蚀所述源漏掺杂层，在所述源漏掺杂层中形成源漏开口；形成与所述源漏掺杂层电连接的所述接触孔插塞的步骤中，在所述源漏开口中形成所述接触孔插塞。3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述源漏开口后，形成接触孔插塞前还包括：采用自对准硅化物工艺在所述源漏开口的底面和侧壁上形成金属硅化物层。4.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成所述栅极结构的步骤中，所述栅极结构横跨所述沟道叠层，且所述栅极结构覆盖所述沟道叠层的部分顶壁和部分侧壁；形成所述凹槽的步骤包括：刻蚀所述栅极结构两侧的所述沟道叠层，或者刻蚀沟道叠层以及部分厚度的所述鳍部，形成所述凹槽；在所述凹槽中形成隔离层的步骤中，所述隔离层的上表面低于最底端的所述沟道层。5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层后，形成所述接触孔插塞前还包括：形成覆盖所述源漏掺杂层的层间介质层，所述层间介质层覆盖所述栅极结构的侧壁，且所述层间介质层露出所述栅极结构的顶部；去除所述栅极结构，在所述栅极结构的位置处形成栅极开口；去除所述牺牲层，在所述牺牲层的位置处形成与所述栅极开口连通的通道；在所述栅极开口和通道中形成金属栅极结构。6.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，所述基底包括衬底以及凸出于所述衬底上分立的鳍部；形成所述栅极结构的步骤中，所述栅极结构横跨所述鳍部，且所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；形成所述凹槽的步骤包括：刻蚀所述栅极结构两侧所述鳍部，形成所述凹槽。7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层后，形成所述接触孔插塞前还包括：形成覆盖所述源漏掺杂层的层间介质层，所述层间介质层覆盖所述栅极结构的侧壁，且所述层间介质层露出所述栅极结构的顶部；去除所述栅极结构，在所述栅极结构的位置处形成栅极开口；在所述栅极开口中形成金属栅极结构。8.如权利要求1至3任...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：