半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供基底，基底上形成有沟道叠层和横跨沟道叠层的栅极结构，沟道叠层包括牺牲层和沟道层；在栅极结构两侧的沟道叠层内形成凹槽；横向刻蚀凹槽露出的牺牲层，形成剩余牺牲层；在剩余牺牲层露出的沟道层中形成源漏掺杂区；在基底上形成层间介质层；刻蚀源区一侧的层间介质层，露出源区所对应沟道层的表面；刻蚀漏区一侧的层间介质层，露出漏区所对应沟道层的表面；在源区所对应沟道层表面形成第一金属硅化物层；在漏区所对应沟道层表面形成第二金属硅化物层；形成包覆第一金属硅化物层的第一导电插塞、包覆第二金属硅化物层的第二导电插塞。本发明专利技术降低第一导电插塞、第二导电插塞与源漏掺杂区的接触电阻。掺杂区的接触电阻。掺杂区的接触电阻。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
[0003]因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高器件的性能。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有一个或者多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述基底上形成有栅极结构，所述栅极结构横跨所述沟道叠层且覆盖所述沟道叠层的部分顶部和部分侧壁；在所述栅极结构两侧的沟道叠层内形成露出所述基底的凹槽；沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述凹槽露出的部分牺牲层，形成位于所述栅极结构下方的剩余牺牲层；在所述剩余牺牲层露出的沟道层中形成源漏掺杂区，其中，位于所述栅极结构一侧的源漏掺杂区作为源区，位于所述栅极结构另一侧的源漏掺杂区作为漏区；形成所述源漏掺杂区之后，在所述栅极结构露出的基底上形成层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；刻蚀所述源区一侧的层间介质层，露出所述源区所对应沟道层的各个表面；刻蚀所述漏区一侧的层间介质层，露出所述漏区所对应沟道层的各个表面；在所述层间介质层露出的所述源区所对应沟道层表面形成第一金属硅化物层；在所述层间介质层露出的所述漏区所对应沟道层表面形成第二金属硅化物层；在所述源区一侧的基底上形成第一导电插塞，所述第一导电插塞还包覆所述第一金属硅化物层；在所述漏区一侧的基底上形成第二导电插塞，所述第二导电插塞还包覆所述第二金属硅化物层。
[0006]相应的，本专利技术实施例还提供一种半导体结构，包括：基底；沟道结构层，位于所述基底上且与所述基底间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层；器件栅极结构，横跨所述沟道结构层且包围所述沟道层；源漏掺杂区，位于所述器件栅极结构两
侧的沟道层中，其中，位于所述器件栅极结构一侧的源漏掺杂区作为源区，位于所述器件栅极结构另一侧的源漏掺杂区作为漏区；第一金属硅化物层，覆盖所述源区所对应沟道层的各个表面；第一金属硅化物层，覆盖所述源区所对应沟道层的各个表面；第一导电插塞，位于所述器件栅极结构一侧的基底上，所述第一导电插塞还包覆所述第一金属硅化物层；第二导电插塞，位于所述器件栅极结构另一侧的基底上，所述第二导电插塞还包覆所述第二金属硅化物层；层间介质层，位于所述器件栅极结构、第一导电插塞以及第二导电插塞露出的基底上，所述层间介质层覆盖所述第一导电插塞和第二导电插塞的侧壁。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例在栅极结构两侧的沟道叠层内形成露出基底的凹槽后，横向刻蚀凹槽露出的部分牺牲层，以露出栅极结构两侧沟道层的表面，并形成位于栅极结构下方的剩余牺牲层，随后在剩余牺牲层露出的沟道层中形成源漏掺杂区，从而在刻蚀栅极结构两侧的层间介质层后，露出源区所对应沟道层各个表面、以及漏区所对应沟道层各个表面，使得第一金属硅化物层能够覆盖所述源区所对应沟道层的各个表面、第二金属硅化物层能够覆盖所述漏区所对应沟道层的各个表面，以实现全包围金属硅化物工艺；因此，形成第一导电插塞后，第一导电插塞和第一金属硅化物层的接触面积增大，同理，形成第二导电插塞后，第二导电插塞和第二金属硅化物层的接触面积也增大，从而有利于降低第一导电插塞、第二导电插塞与源漏掺杂区的接触电阻，进而有利于提高器件的性能。
附图说明
[0009]图1是一种半导体结构的结构示意图；
[0010]图2至图14是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0011]图15至图21是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0012]图22是本专利技术半导体结构一实施例的结构示意图；
[0013]图23是本专利技术半导体结构另一实施例的结构示意图。
具体实施方式
[0014]半导体工艺逐渐采用GAA晶体管技术后，器件性能仍有待提高。现结合一种半导体结构分析器件性能仍有待提高的原因。
[0015]参考图1，示出了一种半导体结构的结构示意图。
[0016]所述半导体结构包括：基底10；沟道结构层20，位于所述基底10上且与所述基底10间隔设置，所述沟道结构层20包括多个间隔设置的沟道层21；器件栅极结构30，横跨所述沟道结构层20且包围所述沟道层21；源漏掺杂层40，位于所述器件栅极结构30两侧的沟道层21中；导电插塞60，位于所述源漏掺杂层40顶部且与所述源漏掺杂层40电连接；金属硅化物层50，位于所述导电插塞60底部和所述源漏掺杂层40之间。
[0017]所述金属硅化物层50用于降低导电插塞60与源漏掺杂层40的接触电阻。但是，所述金属硅化物层50仅位于所述导电插塞60底部和源漏掺杂层40之间，所述导电插塞60和金属硅化物层50的接触面积较小，容易导致所述金属硅化物层50用于降低接触电阻的效果不
显著，从而难以提升器件的性能。
[0018]为了解决所述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有一个或者多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述基底上形成有栅极结构，所述栅极结构横跨所述沟道叠层且覆盖所述沟道叠层的部分顶部和部分侧壁；在所述栅极结构两侧的沟道叠层内形成露出所述基底的凹槽；沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述凹槽露出的部分牺牲层，形成位于所述栅极结构下方的剩余牺牲层；在所述剩余牺牲层露出的沟道层中形成源漏掺杂区，其中，位于所述栅极结构一侧的源漏掺杂区作为源区，位于所述栅极结构另一侧的源漏掺杂区作为漏区；形成所述源漏掺杂区之后，在所述栅极结构露出的基底上形成层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；刻蚀所述源区一侧的层间介质层，露出所述源区所对应沟道层的各个表面；刻蚀所述漏区一侧本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底上形成有一个或者多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述基底上形成有栅极结构，所述栅极结构横跨所述沟道叠层且覆盖所述沟道叠层的部分顶部和部分侧壁；在所述栅极结构两侧的沟道叠层内形成露出所述基底的凹槽；沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述凹槽露出的部分牺牲层，形成位于所述栅极结构下方的剩余牺牲层；在所述剩余牺牲层露出的沟道层中形成源漏掺杂区，其中，位于所述栅极结构一侧的源漏掺杂区作为源区，位于所述栅极结构另一侧的源漏掺杂区作为漏区；形成所述源漏掺杂区之后，在所述栅极结构露出的基底上形成层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；刻蚀所述源区一侧的层间介质层，露出所述源区所对应沟道层的各个表面；刻蚀所述漏区一侧的层间介质层，露出所述漏区所对应沟道层的各个表面；在所述层间介质层露出的所述源区所对应沟道层表面形成第一金属硅化物层；在所述层间介质层露出的所述漏区所对应沟道层表面形成第二金属硅化物层；在所述源区一侧的基底上形成第一导电插塞，所述第一导电插塞还包覆所述第一金属硅化物层；在所述漏区一侧的基底上形成第二导电插塞，所述第二导电插塞还包覆所述第二金属硅化物层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂区的步骤包括：在所述凹槽中形成掺杂外延层，所述掺杂外延层覆盖所述剩余牺牲层露出的所述沟道层的表面，且所述掺杂外延层中的掺杂离子向所述沟道层中扩散，在所述沟道层中形成所述源漏掺杂区；在所述栅极结构露出的基底上形成层间介质层的步骤中，所述层间介质层覆盖所述源漏掺杂区。3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述凹槽中形成掺杂外延层的步骤包括：在所述凹槽中形成外延层，且在形成所述外延层的过程中进行原位自掺杂。4.如权利要求2所述的半导体结构的形成方法，其特征在于，依次刻蚀所述源区一侧的层间介质层和所述掺杂外延层，露出所述源区所对应沟道层的各个表面；依次刻蚀所述漏区一侧的层间介质层和所述掺杂外延层，露出所述漏区所对应沟道层的各个表面。5.如权利要求4所述的半导体结构的形成方法，其特征在于，刻蚀所述源区一侧的掺杂外延层的步骤中，去除所述掺杂外延层，或者，去除部分宽度的所述掺杂外延层；刻蚀所述漏区一侧的掺杂外延层的步骤中，去除所述掺杂外延层，或者，去除部分宽度的所述掺杂外延层。6.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述掺杂外延层的步骤中，所述掺杂外延层具有第一预设掺杂浓度；形成所述源漏掺杂区的步骤中，所述源漏掺杂区具有第二预设掺杂浓度；
所述第一预设掺杂浓度为所述第二预设掺杂浓度的1.5倍至5倍。7.如权利要求4所述的半导体结构的形成方法，其特征在于，刻蚀所述掺杂外延层的步骤中，去除部分厚度的所述掺杂外延层。8.如权利要求1所述的半导体结构的形成方法，其特征在于，在同一步骤中，刻蚀所述源区一侧的层间介质层和所述漏区一侧的层间介质层，在同一步骤中形成所述第一金属硅化物层和第二金属硅化物层，且在同一步骤中形成所述第一导电插塞和第二导电插塞。9.如权利要求8所述的半导体结构的形成方法，其特征在于，刻蚀所述源区一侧的掺杂外延层的步骤中，去除所述掺杂外延层；刻蚀所述漏区一侧的掺杂外延层的步骤中，去除所述掺杂外延层；在形成所述第一金属硅化物层和第二金属硅化物层后，在形成所述第一导电插塞和第二导电插塞之前，还包括：在所述层间介质层露出的基底上形成覆盖介质层；形成所述第一导电插塞和第二导电插塞的步骤中，所述第一导电插塞和第二导电插塞形成于所述覆盖介质层中。10.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一导电插塞后，刻蚀所述漏区一侧的层间介质层；或者，在形成所述第二导电插塞后，刻蚀所述源区一侧的层间介质。11.如权利要求1或10所述的半导体结构的形成方法，其特征在于，形成所述第一金属硅化物层的步骤中，所述第一金属硅化物层具有第一厚度；形成所述第二金属硅化物层的步骤中，所述第二金属硅化物层具有第二厚度；所述第一厚度大于所述第二厚度。12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂区之前，还包括：在所述剩余牺牲层的侧壁上形成阻挡层，所述阻挡层的厚度小于所述剩余牺牲层露出的沟道层长度。13...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：