半导体器件制备方法及半导体器件技术

本申请涉及一种半导体器件制备方法及半导体器件。所述半导体器件制备方法包括如下步骤：提供衬底，并在所述衬底的表面生长第一包覆层；在所述第一包覆层远离所述衬底的表面生长第一限制异质结层；在所述第一限制异质结层远离所述第一包覆层的表面生长有源层；在所述有源层远离所述第一限制异质结层的表面生长第二限制异质结层；其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的禁带宽度逐渐变大。在第一限制异质结层与第二限制异质结层之间形成了禁带宽度梯度差，可以加快载流子在异质结中移动，从而降低了载流子在异质结中的渡越时间，提高了载流子注入效率。注入效率。注入效率。

【技术实现步骤摘要】
半导体器件制备方法及半导体器件


[0001]本申请涉及半导体
，特别是涉及一种半导体器件制备方法及半导体器件。

技术介绍

[0002]在当今信息化时代，云计算，人工智能，物联网等新兴
呈现出爆发式增长，被认为是人类历史上又一次的技术革命。而这些领域的发展都依靠于新一代高速通信网络即5G网络的支持。据相关机构数据显示，从2020年开始到2024年，全球5G基础设施市场将迎来飞速发展，期间预计将以106.4%的复合年增长率增长，到2024年的总市场规模将达到2000亿美元。
[0003]5G业务场景对5G网络提出了高牢靠、大容量、低时延等一系列技术要求，其中半导体器件是其关键部件。半导体器件可用来产生、控制、接收、变换、放大信号和进行能量转换等。然而，传统的半导体器件制备方法制备的半导体器件，载流子注入效率低，不能满足市场需求。

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一种半导体器件制备方法及半导体器件。
[0005]在一个实施例中，本申请提供一种半导体器件制备方法，包括如下步骤：提供衬底，并在所述衬底的表面生长第一包覆层；在所述第一包覆层远离所述衬底的表面生长第一限制异质结层；在所述第一限制异质结层远离所述第一包覆层的表面生长有源层；在所述有源层远离所述第一限制异质结层的表面生长第二限制异质结层；其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的禁带宽度逐渐变大。
[0006]在一个实施例中，在所述第一包覆层远离所述衬底的表面生长第一限制异质结层的步骤，包括：在所述第一包覆层远离所述衬底的表面，依次生长禁带宽度逐渐变小的多个第一子限制异质结层；其中，相邻所述第一子限制异质结层的禁带宽度的梯度差为20 meV至100meV。
[0007]在一个实施例中，在所述有源层远离所述第一限制异质结层的表面生长第二限制异质结层的步骤，包括：在所述有源层远离所述第一限制异质结层的表面，依次生长禁带宽度逐渐变大的多个第二子限制异质结层；其中，相邻所述第二子限制异质结层的禁带宽度的梯度差为20 meV至100meV。
[0008]在一个实施例中，所述半导体器件制备方法还包括：在所述第二限制异质结层远离所述有源层的表面，形成第二包覆层。
[0009]在一个实施例中，所述半导体器件制备方法还包括：在所述第二包覆层远离所述第二限制异质结层的表面，形成欧姆接触层；在所述欧姆接触层远离所述第二包覆层的表面，形成第一金属电极层；在所述衬底远离所述第一包覆层的表面，形成第二金属电极层。
[0010]本申请提供一种半导体器件。所述半导体器件包括衬底、第一包覆层、第一限制异质结层、有源层以及第二限制异质结层。所述衬底的表面设置有所述第一包覆层。所述第一限制异质结层设置于所述第一包覆层远离所述衬底的表面。所述有源层设置于所述第一限制异质结层远离所述第一包覆层的表面。所述第二限制异质结层设置于所述有源层远离所述第一限制异质结层的表面。其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的禁带宽度逐渐变大。
[0011]在一个实施例中，所述第一限制异质结层包括多个第一子限制异质结层。多个所述第一子限制异质结层依次设置于所述第一包覆层远离所述衬底的表面。相邻所述第一子限制异质结层的禁带宽度的梯度差为20 meV至100meV。且沿所述第一包覆层至所述有源层方向上，多个所述第一子限制异质结层的禁带宽度逐渐变小。
[0012]在一个实施例中，相邻所述第一子限制异质结层的禁带宽度的梯度差为50 meV。
[0013]在一个实施例中，所述第一子限制异质结层的个数为[(E
gc1-E
gb
）/
△
E
g1
]向下取整
。其中，E
gc1
为所述第一包覆层的禁带宽度，E
gb
为所述有源层中势垒材料的禁带宽度，
△
E
g1
为相邻所述第一子限制异质结层的禁带宽度的梯度差。
[0014]在一个实施例中，所述半导体结构还包括第二包覆层。所述第二包覆层设置于所述第二限制异质结层远离所述有源层的表面。所述第二限制异质结层包括多个第二子限制异质结层。多个所述第二子限制异质结层依次设置于所述有源层远离所述第一限制异质结层的表面。相邻所述第二子限制异质结层的禁带宽度的梯度差为20 meV至100meV。且沿所述有源层至所述第二包覆层方向上，多个所述第二子限制异质结层的禁带宽度逐渐变大。
[0015]在一个实施例中，相邻所述第二子限制异质结层的禁带宽度的梯度差为50 meV。
[0016]在一个实施例中，所述第二子限制异质结层的个数为[(E
gc2-E
gb
）/
△
E
g2
]向下取整
。其中，E
gc2
为所述第二包覆层的禁带宽度，E
gb
为所述有源层中势垒材料的禁带宽度，
△
E
g2
为相邻所述第二子限制异质结层的禁带宽度的梯度差。
[0017]在一个实施例中，所述第一限制异质结层包括N型掺杂的InGaAlAs，掺杂浓度范围为5
×
10
17
cm-3
至20
×
10
17
cm-3
。
[0018]在一个实施例中，所述第二限制异质结层包括P型掺杂的InGaAlAs，掺杂浓度范围为5
×
10
17
cm-3
至20
×
10
17
cm-3
。
[0019]在一个实施例中，所述第一限制异质结层的厚度范围为10 nm至200nm。所述第二限制异质结层的厚度范围为10 nm至200nm。
[0020]在一个实施例中，本申请提供一种半导体器件，所述半导体器件包括衬底、第一包覆层、第一限制异质结层、有源层以及第二限制异质结层。所述衬底的表面设置有所述第一包覆层。所述第一限制异质结层设置于所述第一包覆层远离所述衬底的表面。所述有源层设置于所述第一限制异质结层远离所述第一包覆层的表面。所述第二限制异质结层设置于所述有源层远离所述第一限制异质结层的表面。其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的
禁带宽度逐渐变大。所述第一限制异质结层的厚度为100nm，所述第一限制异质结层的掺杂浓度为1.5
×
10
18
cm-3
。所述第二限制异质结层的厚度为200nm，所述第二限制异质结层的掺杂浓度为1
×
10
18
cm-3
。所述第一限制异质结层的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件制备方法，其特征在于，包括如下步骤：提供衬底，并在所述衬底的表面生长第一包覆层；在所述第一包覆层远离所述衬底的表面生长第一限制异质结层；在所述第一限制异质结层远离所述第一包覆层的表面生长有源层；在所述有源层远离所述第一限制异质结层的表面生长第二限制异质结层；其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的禁带宽度逐渐变大。2.根据权利要求1所述的半导体器件制备方法，其特征在于，在所述第一包覆层远离所述衬底的表面生长第一限制异质结层的步骤，包括：在所述第一包覆层远离所述衬底的表面，依次生长禁带宽度逐渐变小的多个第一子限制异质结层；其中，相邻所述第一子限制异质结层的禁带宽度的梯度差为20 meV至100meV。3.根据权利要求1所述的半导体器件制备方法，其特征在于，在所述有源层远离所述第一限制异质结层的表面生长第二限制异质结层的步骤，包括：在所述有源层远离所述第一限制异质结层的表面，依次生长禁带宽度逐渐变大的多个第二子限制异质结层；其中，相邻所述第二子限制异质结层的禁带宽度的梯度差为20 meV至100meV。4.根据权利要求1所述的半导体器件制备方法，其特征在于，所述半导体器件制备方法还包括：在所述第二限制异质结层远离所述有源层的表面，形成第二包覆层。5.根据权利要求4所述的半导体器件制备方法，其特征在于，所述半导体器件制备方法还包括：在所述第二包覆层远离所述第二限制异质结层的表面，形成欧姆接触层；在所述欧姆接触层远离所述第二包覆层的表面，形成第一金属电极层；在所述衬底远离所述第一包覆层的表面，形成第二金属电极层。6.一种半导体器件，其特征在于，包括：衬底，所述衬底的表面设置有第一包覆层；第一限制异质结层，设置于所述第一包覆层远离所述衬底的表面；有源层，设置于所述第一限制异质结层远离所述第一包覆层的表面；第二限制异质结层，设置于所述有源层远离所述第一限制异质结层的表面；其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的禁带宽度逐渐变大。7.根据权利要求6所述的半导体器件，其特征在于，所述第一限制异质结层包括多个第一子限制异质结层；多个所述第一子限制异质结层依次设置于所述第一包覆层远离所述衬底的表面；相邻所述第一子限制异质结层的禁带宽度的梯度差为20 meV至100meV；且沿所述第一包覆层至所述有源层方向上，多个所述第一子限制异质结层的禁带宽度逐渐变小。8.根据权利要求7所述的半导体器件，其特征在于，相邻所述第一子限制异质结层的禁
带宽度的梯度差为50 meV。9.根据权利要求7所述的半导体器件，其特征在于，所述第一子限制异质结层的个数为[(E
gc1-E
gb
）/
△
E
g1
]
向下取整
；其中，E
gc1
为所述第一包覆层的禁带宽度，E
gb
为所述有源层中势垒材料的禁带宽度，
△
E
g1
为相邻所述第一子限制异质结层的禁带宽度的梯度差。10.根据权利要求6所述的半导体器件，其特征在于，所述半导体器件还包括第二包覆层，设置于所述第二限制异质结层远离所述有源层的表面；所述第二限制异质结层包括多个第二子限制异质结层；多个所述第二子限制异质结层依次设置于所述有源层远离所述第一限制异质结层的表面；相邻所述第二子限制异质结层的禁带宽度的梯度差为20 meV至100meV；且沿所述有源层至所述第二包覆层方向上，多个所述第二子限制异质结层的禁带宽度逐渐变大。11.根据权利要求10所述的半导体器件，其特征在于，相邻所述第二子限制异质结层的禁带宽度的梯度差为50 meV。12.根据权利要求10所述的半导体器件，其特征在于，所述第二子限制异质结层的个数为[(E
gc2-E
gb
）/
△
E
g2
]
向下取整
；其中，E
...

【专利技术属性】
技术研发人员：李马惠，师宇晨，张海超，穆瑶，
申请(专利权)人：陕西源杰半导体技术有限公司，
类型：发明
国别省市：