一种高速开关结构及制备方法技术

本发明专利技术公开了一种高速开关结构及制备方法，该高速开关包括：P型衬底、浅槽隔离及深槽环，通过在MOS开关管的隔离PN结侧壁形成深槽环，并填充低介电常数介质的方法，取代现有技术中隔离PN结的侧壁电容，消除了隔离阱的PN结侧壁电容，同时，对隔离阱偏置高电位，进一步降低了隔离阱与衬底以及隔离阱与MOS开关管体区的PN结底面电容，从而降低MOS开关器件的信号通道与地之间的寄生电容，实现的高速信号带宽性能的改善。性能的改善。性能的改善。

【技术实现步骤摘要】
一种高速开关结构及制备方法


[0001]本专利技术涉及半导体器件制备
，更具体的说，涉及一种高速开关结构及制备方法。

技术介绍

[0002]高速开关集成电路(IC)是在移动便携式设备中广泛用到的一类集成电路，例如移动产业处理器接口(MIPI)开关，USB2.0开关，USB 3.0开关等等，高速开关IC的高速通道上的寄生电容会对信号产生衰减，降低可通过信号的带宽，所以需要尽量降低开关通道上的所有对地寄生电容。在开关通道的寄生电容中，开关MOS管对地的寄生电容是最主要的电容，目前降低MOS器件寄生电容的方法是做在隔离阱里，通过串入对地的隔离PN结电容来降低MOS对地的寄生电容。
[0003]高速开关体区到隔离的PN结寄生电容以及隔离到衬底的PN结寄生电容是决定该开关管电容的主要电容。隔离到衬底地的寄生电容又由隔离PN结的底面电容和侧墙电容组成，其大小比例关系随着MOS开关体区面积和隔离面积大小变化，体区和隔离阱面积越小，PN结底面电容占比越小，PN结侧墙电容占比越大。随着通讯信号频率增加，工作电压降低，MOS开关管线宽减小的趋势，MOS开关管的隔离区侧墙和底面电容成为决定MOS开关对地寄生电容的主要电容。
[0004]因此，如何提供一种高速开关结构及制备方法是本领域技术人员亟需解决的问题。

技术实现思路

[0005]为解决上述问题，本专利技术提供了一种高速开关结构及制备方法，降低了高速开关中的NMOS开关管对地的信号衰减，提升信号带宽，并结合隔离阱上偏置高电位降低对地寄生电容。/>[0006]为实现上述目的，本专利技术提供了如下技术方案：
[0007]第一方面，本申请提供了一种高速开关结构，包括：
[0008]P型衬底、浅槽隔离及深槽环，
[0009]所述P型衬底上设置有P型衬底有源引出端以及深N阱隔离边界，所述浅槽隔离设置于所述P型衬底有源引出端的内侧，所述深槽环设置于所述浅槽隔离的内侧；
[0010]更优的，所述深槽环内部包含有所述深N阱隔离边界，且所述深槽环内侧设置有深N阱隔离有源区引出端。
[0011]优选的，所述深N阱隔离有源区引出端内侧设置有P型体区和深N阱隔离边界；
[0012]更优的，所述P型体区和深N阱隔离的边界的内侧还依次包括：P型体区的有源引出端、源有源区和漏有源区以及的多晶硅栅极。
[0013]优选的，所述深槽环的深度为5-120μm，深槽环的宽度为5-50μm。
[0014]优选的，所述深槽环的侧壁与深槽环底部夹角在90-135
°
，所述深槽环侧壁与深槽
环顶部硅水平表面夹角也在90-135
°
。
[0015]第二方面，本专利技术题提供了一种高速开关制备方法，所述制备方法包括：
[0016]S1、形成MOS开关管的隔离深N阱和有源区以及标准化N阱和P阱的注入和扩散；
[0017]S2、淀积第一薄膜于所述深N阱外做为深槽环的硬掩模，涂覆光刻胶于所述第一薄膜进行深槽环图形光刻后，以形成深槽环，其中，深槽环内包含所述P型衬底上的深N阱隔离边界的侧壁，且所述深槽环内侧设置有深N阱隔离有源区引出端；
[0018]S3、移除所述光刻胶和硬掩模，热生长一层薄氧化层作为过渡层，淀积低介电常数介质填充深槽环，然后进行刻蚀或者化学机械平坦化；
[0019]S4、进行金属后道，通过热生长栅氧化层及淀积多晶硅，形成源漏区域和金属硅化物。
[0020]优选的，所述深槽环的深度为5-120μm，深槽环的宽度为5-50μm。
[0021]优选的，所述深槽环的侧壁与深槽环底部夹角在90-135
°
，深槽环侧壁与深槽环顶部硅水平表面夹角也在90-135
°
。
[0022]经由上述的技术方案可知，与现有技术相比，本专利技术提供的一种高速开关结构及制备方法，具有以下效果：
[0023]通过在MOS开关管的隔离PN结侧壁形成深槽环，并填充低介电常数介质的方法，取代现有技术中隔离PN结的侧壁电容，由于深槽环深度和宽度的增加可以实现对衬底电容的极大降低，基本可等效为消除了隔离阱的PN结侧壁电容，同时，对隔离阱偏置高电位，进一步降低了隔离阱与衬底以及隔离阱与MOS开关管体区的PN结底面电容，从而大大降低MOS开关器件的信号通道与地之间的寄生电容，实现的高速信号带宽性能的改善。
[0024]本专利技术填充沟槽降低高速通道到地之间的PN结总寄生电容的效果在降低10％到50％之间。对于更低的工作电压的开关，结合隔离深N阱偏置到高压，降低电容的效果会更加明显。所以本专利技术中结合这两种措施的方法可以非常有效的降低整个高速通道对地寄生电容，尤其对于5GHz以上应用的高速开关带宽，进一步的达到了成本低、效率高的效果。
附图说明
[0025]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0026]图1为本专利技术提供的现有技术的PN结隔离开关俯视图；
[0027]图2为本专利技术提供的现有技术形成的PN结隔离开关纵向截面图；
[0028]图3为本专利技术提供的一种高速开关结构的俯视图；
[0029]图4为本专利技术提供的一种高速开关结构的纵向截面图。
[0030]在图1-图4中：
[0031]1-深N阱隔离边界、2-P型体区和深N阱隔离边界、3-深N阱隔离有源区引出端、4-P型体区有源引出端、5-源有源区和漏有源区、6-多晶硅栅极、7-P型衬底、8-P型衬底有源引出端、9-浅槽隔离、11-深槽环
具体实施方式
[0032]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0033]实施例1
[0034]在下面的介绍中如无特殊说明，都以典型的做在带有深N阱隔离里的NMOS为例，如图1-2所示的现有技术中的一种高速开关的结构示意图，包括：
[0035]P型衬底7、浅槽隔离9，P型衬底7上设置有P型衬底有源引出端8以及深N阱隔离边界1，浅槽隔离9设置于P型衬底有源引出端8的内侧，浅槽隔离9内部包含深N阱隔离边界1，浅槽隔离9内侧设置有深N阱隔离有源区引出端3，深N阱隔离有源区引出端3内侧设置有P型体区和深N阱隔离边界2，P型体区和深N阱隔离边界2的内侧还由外向内依次包括：P型体区有源引出端4、源有源区和漏有源区5以及多晶硅栅极6.
[0036]对于现有技术的高速开关IC电路中的开关管，通常会选用带PN结隔离的MOS器件，例如做在P型衬底上的深N本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速开关结构，其特征在于，包括：P型衬底、浅槽隔离及深槽环，所述P型衬底上设置有P型衬底有源引出端以及深N阱隔离边界，所述浅槽隔离设置于所述P型衬底有源引出端的内侧，所述深槽环设置于所述浅槽隔离的内侧；其中，所述深槽环内部包含有所述深N阱隔离边界，且所述深槽环内侧设置有深N阱隔离有源区引出端。2.根据权利要求1的所述一种高速开关结构，其特征在于，所述深N阱隔离有源区引出端内侧设置有P型体区和深N阱隔离边界；其中，所述P型体区和深N阱隔离的边界的内侧还依次包括：P型体区的有源引出端、源有源区和漏有源区以及多晶硅栅极。3.根据权利要求1所述的一种高速开关结构，其特征在于，所述深槽环的深度为5-120μm，深槽环的宽度为5-50μm。4.根据权利要求3所述一种高速开关结构，其特征在于，所述深槽环的侧壁与深槽环底部夹角在90-135
°
，所述深槽环侧壁与深槽环顶部硅水平表面夹角也在90-135
°
。5.一种高速开关制备...

【专利技术属性】
技术研发人员：吕宇强，鞠建宏，倪胜中，
申请(专利权)人：江苏帝奥微电子股份有限公司，
类型：发明
国别省市：