一种沟槽型MOSFET器件及其制备方法技术

本发明专利技术涉及半导体技术领域，尤其是涉及一种沟槽型MOSFET器件及其制备方法，从下到上依次包括漏极、n+衬底、n+缓冲层、n

【技术实现步骤摘要】
一种沟槽型MOSFET器件及其制备方法


[0001]本专利技术涉及半导体
，尤其是涉及一种沟槽型MOSFET器件及其制备方法。

技术介绍

[0002]SiC材料的禁带宽度约是硅的3倍，临界击穿场强约是10倍，因此非常适合于在高压、超高压电力领域的应用。SiC沟槽型MOSFET是当今研究和产品开发的重点。相对于平面结构SiC MOSFET在(0001)面即硅面的低沟道迁移率，沟槽型MOSFET的沟道在垂直于(0001)面的晶面上，如在(11-20)面上，而这些晶面上的沟道迁移率要高于(0001)面。同时沟槽MOSFET的原胞尺寸可以比平面MOSFET更小。因此沟槽MOSFET展现出比平面型MOSFET更低的比导通电阻，更高的电流密度，被认为是下一代SiC MOSFET的结构。
[0003]但是沟槽MOSFET结构在栅沟槽的底部容易形成电场集中，如图1(常规沟槽型MOSFET器件结构)所示，栅电极1-1设置在沟槽内：p基区1-2与侧壁上的介质形成MOS栅结构，在栅电压大于阈值电压时，侧壁上的p基区反型形成导电沟道。但是这种结构在栅沟槽的底部，特别是A点处容易形成电场集中。由于界面附近SiO2中电场是SiC的3倍左右，而SiC的临界电场是硅的10倍左右，因此在SiC器件中更容易产生可靠性问题。另一方面，由于在台面上的每个原胞中都有并列的p+区1-3、n+区1-4，又需要有避免栅源短路的隔离介质层1-5，因此台面尺寸受到限制，不能进一步缩小。如何避免或减轻栅沟槽底部的电场集中是一个重要的问题。现有的技术中一是直接在沟槽底部注入离子形成p+区屏蔽结构，但会带来底部p+区与源极电联通的困难。二是通过双沟槽结构，通过源沟槽底部注入离子形成p+区屏蔽结构，但这又会带来原胞尺寸增大的问题。
[0004]公开于该
技术介绍
部分的信息仅仅旨在加深对本专利技术的总体
技术介绍
的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

技术实现思路

[0005]本专利技术的目的在于提供一种沟槽型MOSFET器件及其制备方法，器件有源区有两类不同结构的原胞组成，其中一类原胞为MOSFET导电原胞，另一类原胞为对沟槽栅结构进行电场屏蔽的原胞。通过两类原胞的有序且一定方法的排列，最终既能实现对沟槽栅的屏蔽同时又能获得非常精细的原胞尺寸。
[0006]为了实现上述目的，本专利技术采用以下技术方案：
[0007]第一方面，本专利技术提供一种沟槽型MOSFET器件，从下到上依次包括漏极、n+衬底、n+缓冲层、n-漂移层、CSL层、p+埋层、p阱、p+区和n+区、栅介质、多晶硅栅、栅源隔离介质、源电极；所述器件的有源区有两类不同结构的原胞组成，其中一类原胞为MOSFET导电原胞A；另一类原胞为对沟槽栅结构进行电场屏蔽的原胞B，原胞B中p+埋层通过其上方的p+区与源极电联通；在平行于纸面方向，同一类原胞左右并联，在垂直于纸面的纵深方向，两类原胞交替排列，形成导电与屏蔽区域。
[0008]作为一种进一步的技术方案，所述原胞A和所述原胞B的平行于纸面的截面中，台
面上只有n+区或p+区。。
[0009]作为一种进一步的技术方案，所述栅源隔离介质在沟槽内，台面上没有栅源隔离介质。
[0010]作为一种进一步的技术方案，所述p+埋层比其上的所述p+区的纵深方向的尺寸大。
[0011]作为一种进一步的技术方案，所述CSL层的掺杂浓度大于等于所述n-漂移层。
[0012]作为一种进一步的技术方案，所述沟槽型MOSFET器件的沟槽深度大于所述p阱的深度，但小于所述CSL层的深度。
[0013]第二方面，本专利技术还提供一种沟槽型MOSFET器件的制备方法，包括如下步骤：
[0014]S1、在导电型n+SiC衬底上依次外延n+缓冲层、n-漂移层以及n型CSL层；
[0015]S2、刻蚀标记，刻蚀介质掩膜，进行Al离子注入，形成平行于纸面方向有序排列的p+埋层；
[0016]S3、进行第二次外延，在所述CSL层上继续外延n-外延层；用离子注入方法形成p阱、n+区和p+区；
[0017]S4、进行沟槽刻蚀，形成U型沟槽；相继进行高温激活退火以及牺牲氧化使沟槽底部形成光滑的结构，并去掉侧壁的刻蚀造成的损伤层；
[0018]S5、CVD方法淀积掺杂氮和掺磷的多晶硅，使沟槽底部的厚度大于沟槽侧壁，进行热氧化，再在NO或N2O气氛中退火，形成栅介质；
[0019]S6、用LPCVD方法生长原位重掺杂低电阻率的多晶硅填充沟槽，进行平坦化刻蚀,直到刻蚀掉沟槽上方部分多晶硅；再进行热氧化多晶硅，热氧化表面的多晶硅，并使最终剩余的多晶硅上表面高于所述p阱，下表面低于p阱，完全覆盖p阱；此时，多晶硅栅极已经形成；
[0020]S7、淀积栅源隔离介质，再用silicide自对准方法形成源n+区和p+区的欧姆接触；之后在背面淀积金属，一起进行900-1100℃的RTA退火，形成背面欧姆接触，并改善源欧姆接触；
[0021]S8、最后相继形成栅、源的压块金属和钝化介质、聚酰亚胺保护层、及背面压块金属。
[0022]作为一种进一步的技术方案，S3中所述p阱为整个有源区内，而所述n+区和所述p+区为垂直于纸面的纵深方向交替排列；且p+区的深度大于p阱，与p+埋层联通。
[0023]作为一种进一步的技术方案，S7中淀积栅源隔离介质要求过刻蚀，确保台面上的介质被刻蚀干净，剩余在沟槽中的隔离介质。
[0024]作为一种进一步的技术方案，S7中用silicide方法形成源n+区和p+区的欧姆接触的方法如下：淀积金属Ni，进行快速RTA退火，退火温度为500-800℃，在真空或惰性气氛氛围中；退火后在浓H2SO4与H2O2的混合溶液中进行腐蚀去掉介质上的金属，剩下SiC表面反应形成的欧姆接触。
[0025]采用上述技术方案，本专利技术具有如下有益效果：
[0026]本专利技术通过两类原胞的有序且一定方法的排列，最终既能实现对沟槽栅的屏蔽同时又能获得非常精细的原胞尺寸。且本申请的器件结构和制备工艺简单，利于推广应用。
附图说明
[0027]为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0028]图1为现有技术中沟槽型MOSFET器件的结构示意图；
[0029]图2为本专利技术实施例提供的沟槽SiC MOSFET器件原胞结构A截面及器件纵深结构示意图；
[0030]图3为本专利技术实施例提供的沟槽SiC MOSFET器件原胞结构B截面及器件纵深结构示意图；
[0031]图4为本专利技术实施例提供的沟槽SiC MOSFET器件形成p+埋层后的结构示意图；
[0032]图5为本专利技术实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽型MOSFET器件，从下到上依次包括漏极、n+衬底、n+缓冲层、n-漂移层、CSL层、p+埋层、p阱、p+区和n+区、栅介质、多晶硅栅、栅源隔离介质、源电极；其特征在于，所述器件的有源区有两类不同结构的原胞组成，其中一类原胞为MOSFET导电原胞A；另一类原胞为对沟槽栅结构进行电场屏蔽的原胞B，原胞B中p+埋层通过其上方的p+区与源极电联通；在平行于纸面方向，同一类原胞左右并联，在垂直于纸面的纵深方向，两类原胞交替排列，形成导电与屏蔽区域。2.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述原胞A和所述原胞B的平行于纸面的截面中，台面上只有n+区或p+区。3.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述栅源隔离介质在沟槽内，台面上没有栅源隔离介质。4.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述p+埋层比其上的所述p+区的纵深方向的尺寸大。5.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述CSL层的掺杂浓度大于等于所述n-漂移层。6.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述沟槽型MOSFET器件的沟槽深度大于所述p阱的深度，但小于所述CSL层的深度。7.一种权利要求1-6任一所述的沟槽型MOSFET器件的制备方法，其特征在于，包括如下步骤：S1、在导电型n+SiC衬底上依次外延n+缓冲层、n-漂移层以及n型CSL层；S2、刻蚀标记，刻蚀介质掩膜，进行Al离子注入，形成平行于纸面方向有序排列的p+埋层；S3、进行第二次外延，在所述CSL层上继续外延n-外延层；用离子注入方法形成p阱、n+区和p+区；S...

【专利技术属性】
技术研发人员：倪炜江，
申请(专利权)人：倪炜江，
类型：发明
国别省市：