三维存储器及其制造方法技术

本发明专利技术涉及半导体器件领域，公开了一种三维存储器及其制造方法。所述三维存储器包括：衬底，包括第一区域，以及第一区域外围的第二区域；阵列结构，位于衬底的第一区域上方；电容结构，位于第二区域中，且包括：介质层，位于衬底的第二区域之上；第一电极层，位于部分介质层上；绝缘层，位于第一电极层上；第一导电结构，垂直延伸于绝缘层，并与第一电极层相接触；第二导电结构，垂直延伸于绝缘层与介质层，且位于第一电极层外围，并与衬底相接触。本发明专利技术提供的三维存储器及其制造方法实现了将部分电容结构从CMOS晶圆转移到阵列晶圆上，有利于减小CMOS晶圆的尺寸。减小CMOS晶圆的尺寸。减小CMOS晶圆的尺寸。

【技术实现步骤摘要】
三维存储器及其制造方法


[0001]本专利技术涉及半导体器件领域，具体涉及一种三维存储器及其制造方法。

技术介绍

[0002]近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
[0003]在3D NAND闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的CMOS电路结构，存储阵列结构和CMOS电路结构通常分别形成于两个不同的晶圆上，然后通过键合方式，将CMOS电路晶圆键合到存储阵列晶圆上方，将CMOS电路和存储阵列电路连接在一起。其中，CMOS电路所在晶圆(简称CMOS晶圆)上存在大量的电容结构。
[0004]然而随着3D NAND闪存结构不断向着高层数高密度发展，CMOS晶圆的面积越来越成为一个决定整个chip(芯片)大小的关键性因素。而电容结构在CMOS晶圆上占据了比较大的空间，限制了CMOS晶圆尺寸的进一步缩小以及后端走线的灵活性。因而如何在不影响3D NAND闪存结构性能的前提下，有效缩小CMOS晶圆的尺寸，是目前亟待解决的问题。

技术实现思路

[0005]本专利技术提供了一种三维存储器及其制造方法，实现了将部分电容结构从CMOS晶圆转移到阵列晶圆上，有利于减小CMOS晶圆的尺寸。
[0006]一方面，本专利技术提供了一种三维存储器，包括：
[0007]衬底，包括第一区域，以及所述第一区域外围的第二区域；
[0008]阵列结构，位于所述衬底的所述第一区域上方；
[0009]电容结构，位于所述第二区域中，且包括：
[0010]介质层，位于所述衬底的所述第二区域之上；
[0011]第一电极层，位于部分所述介质层上；
[0012]绝缘层，位于所述第一电极层上；
[0013]第一导电结构，垂直延伸于所述绝缘层，并与所述第一电极层相接触；
[0014]第二导电结构，垂直延伸于所述绝缘层与所述介质层，且位于所述第一电极层外围，并与所述衬底相接触。
[0015]优选的，所述介质层的厚度为
[0016]优选的，所述介质层为氧化物层，材料为氧化硅。
[0017]优选的，多个所述第二导电结构位于多个所述第一导电结构外围。
[0018]优选的，所述电容结构还包括：
[0019]位于所述第一电极层之上的至少一层ON堆叠层；以及
[0020]第三导电结构与第四导电结构，垂直延伸于所述绝缘层并与所述ON堆叠层相接触。
[0021]优选的，多个所述第三导电结构与多个所述第四导电结构交替间隔设置。
[0022]优选的，所述三维存储器还包括：
[0023]隔离结构，沿垂直方向穿过所述衬底，且位于所述第二导电结构外围，以隔离所述衬底中对应于所述电容结构的部位与其它部位。
[0024]优选的，所述第一电极层的材料包括多晶硅或钨。
[0025]另一方面，本专利技术还提供了一种三维存储器的制造方法，包括：
[0026]提供衬底，所述衬底包括第一区域，以及所述第一区域外围的第二区域；
[0027]在所述衬底上形成介质层；
[0028]在所述介质层上形成第一电极层；
[0029]去除对应于所述第一区域上方的所述第一电极层，保留至少部分对应于所述第二区域上方的所述第一电极层；
[0030]在所述介质层上形成阵列结构，且位于所述第一区域上方；
[0031]在所述第一电极层上形成绝缘层；
[0032]形成第一导电结构，垂直延伸于所述绝缘层，并与所述第一电极层相接触；
[0033]形成第二导电结构，垂直延伸于所述绝缘层与所述介质层，且位于所述第一电极层外围，并与所述衬底相接触，以形成电容结构。
[0034]优选的，所述介质层的厚度为
[0035]优选的，所述介质层为氧化物层，材料为氧化硅。
[0036]优选的，多个所述第二导电结构形成于多个所述第一导电结构外围。
[0037]优选的，所述在所述介质层上形成阵列结构，且位于所述第一区域上方的步骤，还包括：
[0038]在所述第一电极层上形成至少一层ON堆叠层。
[0039]优选的，在形成多个所述第一导电结构与多个所述第二导电结构的同时，形成第三导电结构与第四导电结构，并垂直延伸于所述绝缘层并与所述ON堆叠层相接触。
[0040]优选的，多个所述第三导电结构与多个所述第四导电结构交替间隔设置。
[0041]优选的，所述方法还包括：
[0042]形成沿垂直方向穿过所述衬底，且位于所述第二导电结构外围的隔离结构，以隔离所述衬底中对应于所述电容结构的部位与其它部位。
[0043]优选的，所述第一电极层的材料包括多晶硅或钨。
[0044]本专利技术提供的三维存储器及其制造方法，通过在阵列晶圆的未利用区域上，也即在衬底的第二区域中的至少部分位置上形成电容结构，即先形成一层较薄的介质层，并在介质层上沉积第一电极层，且保留对应于所述第二区域上方的至少部分，而衬底作为第二电极层，从而形成衬底+介质层+第一电极层的电容结构，实现了将部分电容结构从CMOS晶圆转移到阵列晶圆即衬底上，有利于减小CMOS晶圆的尺寸，同时增大了衬底的利用率。
附图说明
[0045]下面结合附图，通过对本专利技术的具体实施方式详细描述，将使本专利技术的技术方案
及其它有益效果显而易见。
[0046]图1为本专利技术实施例提供的三维存储器制造方法的流程示意图；
[0047]图2至图5为本专利技术实施例提供的三维存储器制造过程中的结构示意图；
[0048]图6为本专利技术实施例提供的在第一电极层上形成ON堆叠层的结构示意图；
[0049]图7为本专利技术一优选实施例所得的三维存储器的结构示意图。
具体实施方式
[0050]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0051]在本专利技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器，其特征在于，包括：衬底，包括第一区域，以及所述第一区域外围的第二区域；阵列结构，位于所述衬底的所述第一区域上方；电容结构，位于所述第二区域中，且包括：介质层，位于所述衬底的所述第二区域之上；第一电极层，位于部分所述介质层上；绝缘层，位于所述第一电极层上；第一导电结构，垂直延伸于所述绝缘层，并与所述第一电极层相接触；第二导电结构，垂直延伸于所述绝缘层与所述介质层，且位于所述第一电极层外围，并与所述衬底相接触。2.根据权利要求1所述的三维存储器，其特征在于，所述介质层的厚度为3.根据权利要求1所述的三维存储器，其特征在于，所述介质层为氧化物层，材料为氧化硅。4.根据权利要求1所述的三维存储器，其特征在于，多个所述第二导电结构位于多个所述第一导电结构外围。5.根据权利要求1所述的三维存储器，其特征在于，所述电容结构还包括：位于所述第一电极层之上的至少一层ON堆叠层；以及第三导电结构与第四导电结构，垂直延伸于所述绝缘层并与所述ON堆叠层相接触。6.根据权利要求5所述的三维存储器，其特征在于，多个所述第三导电结构与多个所述第四导电结构交替间隔设置。7.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括：隔离结构，沿垂直方向穿过所述衬底，且位于所述第二导电结构外围,以隔离所述衬底中对应于所述电容结构的部位与其它部位。8.根据权利要求1所述的三维存储器，其特征在于，所述第一电极层的材料包括多晶硅或钨。9.一种三维存储器的制造方法，其特征在于，包括：提供衬底，所述衬底包括第一区域，以及所述第一区域外围的第二区域；在所述衬底上形成介质层；在所述介质层上形成第一电极层；去除对应于所述第一区域...

【专利技术属性】
技术研发人员：陈亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：