半导体外延结构及其形成方法技术

一种半导体外延结构及其形成方法，所述半导体外延结构包括：成核层配置在基板上；缓冲层配置在成核层上；半导体层配置在缓冲层上；阻障层配置在半导体层上；以及顶盖层配置在阻障层上。在半导体外延结构的翘曲率小于等于+/-30微米的情况下，半导体层的厚度与缓冲层的厚度的比值的最大值或最小值以下列式子表示：Y＝aX1-bX2+cX3，X1≧0nm，X2≧750nm，X3≧515nm，其中X1为成核层的厚度，X2为缓冲层的厚度，X3为半导体层的厚度，a、b、c分别为常数，Y为半导体层的厚度与缓冲层的厚度的比值(X3/X2)。X2)。X2)。

【技术实现步骤摘要】
半导体外延结构及其形成方法


[0001]本专利技术涉及一种半导体结构及其形成方法，尤其涉及一种半导体外延结构及其形成方法。

技术介绍

[0002]外延(Epitaxy)是指在基板上长出新结晶，以形成半导体层的技术。由于以外延工艺所形成的膜层具有纯度高、厚度控制性佳等优点，因此外延技术已经广泛应用在射频组件或功率组件的制造中。
[0003]在基板上外延生长III族氮化物半导体层的技术中，由于基板与III族氮化物半导体层之间的晶格失配(lattice mismatch)与热膨胀系数的差异，其容易导致基板变形并使得III族氮化物半导体层产生裂纹(crack)等问题。在现有技术中，通过将缓冲层形成在基板与III族氮化物半导体层之间，以降低基板与III族氮化物半导体层之间的晶格系数差异，进而降低裂纹产生。
[0004]然而，缓冲层与III族氮化物半导体层的厚度的不匹配也会导致整个半导体外延结构产生滑移线(slip line)、翘曲(Bowing)、裂纹，更甚至破片等缺陷。因此，目前亟需求能解决或改善上述问题的半导体外延结构及其形成方法。<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体外延结构，包括：基板；成核层，配置在所述基板上；缓冲层，配置在所述成核层上；半导体层，配置在所述缓冲层上；阻障层，配置在所述半导体层上；以及顶盖层，配置在所述阻障层上，其中在所述半导体外延结构的翘曲率小于等于+/-30微米的情况下，所述半导体层的厚度与所述缓冲层的厚度的比值的最大值或最小值以下列式子表示：Y＝aX1-bX2+cX3，X1≧0nm，X2≧750nm，X3≧515nm，其中X1为所述成核层的所述厚度，X2为所述缓冲层的所述厚度，X3为所述半导体层的所述厚度，a、b、c分别为常数，Y为所述半导体层的所述厚度与所述缓冲层的所述厚度的所述比值(X3/X2)并且介于所述最大值与所述最小值之间。2.根据权利要求1所述的半导体外延结构，其中当a为0.098167，b为0.008583，且c为0.005652时，通过所述式子可求得所述半导体层的所述厚度与所述缓冲层的所述厚度的所述比值的所述最大值，且当a为0.09546，b为-0.003735，且c为-0.012168时，通过所述式子可求得所述半导体层的所述厚度与所述缓冲层的所述厚度的所述比值的所述最小值，其中所述成核层的所述厚度介于0nm至36nm之间，所述缓冲层的所述厚度介于750nm至1755nm之间，而所述半导体层的所述厚度介于515nm至1491nm之间。3.根据权利要求1所述的半导体外延结构，其中所述最大值介于0.89至1.99之间，而所述最小值介于0.29至0.56之间。4.根据权利要求1所述的半导体外延结构，还包括间隔层，配置在所述阻障层与所述半导体层之间。5.根据权利要求4所述的半导体外延结构，其中当a为0.10249，b为0.006845，且c为0.00583时，通过所述式子可求得所述半导体层的所述厚度与所述缓冲层的所述厚度的所述比值的所述最大值，且当a为-0.6908，b为0.030257，且c为0.08209时，通过所述式子可求得所述半导体层的所述厚度与所述缓冲层的所述厚度的所述比值的所述最小值，其中所述成核层的所述厚度介于0nm至21nm之间，所述缓冲层的所述厚度介于750nm至1385nm之间，所述半导体层的所述厚度介于515nm至1141nm之间。6.根据权利要求4所述的半导体外延结构，其...

【专利技术属性】
技术研发人员：黄彦纶，苏科闳，施英汝，
申请(专利权)人：环球晶圆股份有限公司，
类型：发明
国别省市：