具有传输晶体管的半导体存储器装置制造方法及图纸

具有传输晶体管的半导体存储器装置。一种半导体存储器装置包括：多个存储器单元阵列，其通过多条行线和多条位线来访问；传输晶体管，其联接到所述多条行线中的一条行线并被配置为将操作电压传送至所述多条行线中的所述一条行线；以及多条布线，其设置在传输晶体管上方的布线层中。布线层包括与传输晶体管的源极和漏极交叠的布线禁止间隔。所述多条布线中的一条或更多条布线设置在布线禁止间隔外侧。

【技术实现步骤摘要】
具有传输晶体管的半导体存储器装置
各种实施方式总体上涉及半导体存储器装置，更具体地，涉及一种具有传输晶体管的半导体存储器装置。
技术介绍
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体实现的存储器装置。半导体存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置是当电源中断时丢失存储在其中的数据的存储器装置。易失性存储器装置的示例包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)。非易失性存储器装置是即使当电源中断时也保持存储在其中的数据的存储器装置。非易失性存储器装置的示例包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存装置、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻RAM)和FRAM(铁电RAM)。NAND闪存装置广泛用作非易失性存储器装置。可通过传输晶体管向NAND闪存装置的存储器单元提供读取和输出存储在存储器单元中的数据所需的操作本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，该半导体存储器装置包括：/n通过多条行线和多条位线访问的多个存储器单元阵列；/n传输晶体管，该传输晶体管联接到所述多条行线中的一条行线并被配置为将操作电压传送至所述多条行线中的所述一条行线；以及/n多条布线，所述多条布线设置在所述传输晶体管上方的布线层中，/n其中，所述布线层包括与所述传输晶体管的源极和漏极交叠的布线禁止间隔，/n其中，所述多条布线中的一条或更多条布线设置在所述布线禁止间隔外侧。/n

【技术特征摘要】
20190705 KR 10-2019-00815691.一种半导体存储器装置，该半导体存储器装置包括：
通过多条行线和多条位线访问的多个存储器单元阵列；
传输晶体管，该传输晶体管联接到所述多条行线中的一条行线并被配置为将操作电压传送至所述多条行线中的所述一条行线；以及
多条布线，所述多条布线设置在所述传输晶体管上方的布线层中，
其中，所述布线层包括与所述传输晶体管的源极和漏极交叠的布线禁止间隔，
其中，所述多条布线中的一条或更多条布线设置在所述布线禁止间隔外侧。


2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第一触点，该第一触点联接到所述传输晶体管的源极；以及
第二触点，该第二触点联接到所述传输晶体管的漏极，
其中，所述布线禁止间隔在所述第一触点和所述第二触点之间与所述源极和所述漏极交叠。


3.根据权利要求1所述的半导体存储器装置，其中，所述布线禁止间隔不与所述传输晶体管的栅极交叠。


4.根据权利要求1所述的半导体存储器装置，其中，所述布线禁止间隔不与所述传输晶体管的栅极和设置在所述栅极的侧壁上的栅极间隔物交叠。


5.根据权利要求1所述的半导体存储器装置，其中，所述布线禁止间隔与所述传输晶体管的栅极和设置在所述栅极的侧壁上的栅极间隔物交叠。


6.根据权利要求1所述的半导体存储器装置，其中，所述多条布线不设置在所述布线禁止间隔中。


7.根据权利要求1所述的半导体存储器装置，
其中，所述多条布线包括多条虚设布线，并且
其中，所述多条虚设布线设置在所述布线禁止间隔中。


8.根据权利要求7所述的半导体存储器装置，其中，所述布线禁止间隔外侧的所述布线的图案密度与所述布线禁止间隔中的所述虚设布线的图案密度相同。


9.根据权利要求1所述的半导体存储器装置，
其中，所述存储器单元阵列包括联接到所述多条位线的多个漏极选择晶体管、联接到多条源极线的多个源极选择晶体管以及联接在所述漏极选择晶体管和所述源极选择晶体管之间的多个存储器单元，
其中，所述多条行线包括联接到所述漏极选择晶体管的栅极的多条漏极选择线、联接到所述源极选择晶体管的栅极的多条源极选择线以及联接到所述多个存储器单元的栅极的多条字线，
其中，所述传输晶体管联接到所述源极选择线和所述漏极选择线中的一条，并且
其中，施加有传输电压的布线设置在所述布线禁止间隔中。


10.根据权利要求1所述的半导体存储器装置，
其中，所述存储器单元阵列包括联接到所述多条位线的多个漏极选择晶体管、联接到多条源极线的多个源极选择晶体管以及联接在所述漏极选择晶体管和所述源极选择晶体管之间的多个存储器单元，
其中，所述多条行线包括联接到所述漏极选择晶体管的栅极的多条漏极选择线、联接到所述源极选择晶体管的栅极的多条源极选择线以及联接到所述多个存储器单元的栅极的多条字线，
其中，所述传输晶体管联接到所述多条字线中的一条字线，并且
其中，联接到所述漏极选择线以及联接到所述源极选择线的所述多条布线设置在所述布线禁止间隔外侧。


11.根据权利要求1所述的半导体存储器装置，
其中，所述存储器单元阵列包括联接到所述多条位线的多个漏极选择晶体管、联接到多条源极线的多个源极选择晶体管以及联接在所述漏极选择晶体管和所述源极选择晶体管之间的多个存储器单元，
其中，所述多条行线包括联接到所述漏极选择晶体管的栅极的多条漏极选择线、联接到所述源极选择晶体管的栅极的多条源极选择线以及联接到所述存储器单元的栅极的多条字线，
其中，所述传输晶体管联接到所述多条字线中的一条字线，并且
其中，与联接到所述传输晶体管的字线相邻的字线所...

【专利技术属性】
技术研发人员：金镇浩，金定焕，成象铉，吴星来，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR