SiC MOSFET封装结构优化设计方法、介质及设备技术

本发明专利技术涉及一种嵌入式扇出型SiC MOSFET封装结构优化设计方法、介质及设备，其中，所述方法构建SiC MOSFET器件的三维模型，确定芯片分布的可行域，基于所述可行域利用响应曲面法进行仿真参数设计，基于所述仿真参数进行有限元仿真，根据仿真结果构建芯片的分布情况与最大散热温度和最大应力之间的数学模型，从而获得散热与应力最优的芯片分布方式，实现封装结构优化设计。与现有技术相比，本发明专利技术具有分析效率、优化准确性高等优点。

【技术实现步骤摘要】
SiCMOSFET封装结构优化设计方法、介质及设备
本专利技术属于半导体器件可靠性优化领域，涉及电力电子器件、有限元分析以及响应曲面实验优化设计，具体涉及一种SiCMOSFET封装结构优化设计方法、介质及设备。
技术介绍
与Si芯片相比，SiC芯片可以用更小的体积实现更高耐压、更低损耗，给牵引变流系统和电力传输系统的研发设计带来更多便利。此外，SiC芯片具有更低的输出电容和栅电荷。这种高开关速度、低开关损耗、高开关频率的特性，可以提高电源模块的功率密度和效率。在较高的温度下，SiIGBT的开关损耗会显著增加，而SiCMOSFET的开关损耗随温度变化不大。然而，目前SiCMOSFET在高温应用中的广泛应用受到极大的限制。其中最重要的限制因素之一是其在高温条件下的可靠性不确定，因为功率半导体的寿命与其热分布密切相关。此外，随着温度量级的升高，长时间的热循环很容易加速焊丝剥离、焊料裂纹等磨损过程。因此，需要开发新的无引线等封装技术来推动电源模块的发展。而对于无引线封装的SiCMOSFET需要有方法对其结构进行优化。
技术实现思路
本专利技术的目的就是为了克服上述现有技术存在的缺陷而提供一种嵌入式扇出型SiCMOSFET封装结构优化设计方法、介质及设备。本专利技术的目的可以通过以下技术方案来实现：一种嵌入式扇出型SiCMOSFET封装结构优化设计方法，该方法构建SiCMOSFET器件的三维模型，确定芯片分布的可行域，基于所述可行域利用响应曲面法进行仿真设计，基于仿真设计获得的仿真次数和仿真顺序进行有限元仿真，根据仿真结果构建芯片的分布情况与最大散热温度和最大应力之间的数学模型，从而获得散热与应力最优的芯片分布方式，实现封装结构优化设计。进一步地，基于所述三维模型中各封装层约束确定所述芯片分布的可行域。进一步地，所述封装层约束包括器件通孔位置、芯片大小RDL层限制和阻焊层限制。进一步地，该封装结构封装关于可行域中心成呈中心对称的两个芯片，基于所述可行域利用响应曲面法进行仿真设计时，确定其中一个芯片的中心点坐标。进一步地，所述仿真参数包括仿真次数和仿真顺序。进一步地，所述有限元仿真包括散热仿真和基于JEDEC标准的温度循环仿真。进一步地，所述基于JEDEC标准的温度循环仿真时，根据JEDEC标准，确定仿真环境温度参数和边界条件。进一步地，该方法还包括：对有限元仿真的结果进行响应曲面分析，分析仿真的准确度。本专利技术还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如所述嵌入式扇出型SiCMOSFET封装结构优化设计方法的步骤。本专利技术还提供一种电子设备，包括：处理器；存储处理器可执行指令的存储器；其中，所述处理器耦合于所述存储器，用于读取所述存储器存储的程序指令，并作为响应，执行如所述嵌入式扇出型SiCMOSFET封装结构优化设计方法中的步骤。本专利技术还提供一种基于所述的嵌入式扇出型SiCMOSFET封装结构优化设计方法获得的SiCMOSFET封装结构。与现有技术相比，本专利技术具有如下有益效果：1、本专利技术采用响应曲面设计方法进行设计，通过研究芯片的不同分布情况来进行有限元分析，有效提高分析效率。2、本专利技术有限元仿真包括散热仿真和基于JEDEC标准的温度循环仿真，在散热仿真试验下，得到器件在稳态工作时的温度分布情况，在温度冲击仿真试验下，得到芯片分布对重布线层(RDL)热应力可靠性的影响，仿真数据全面，从而有效提高封装结构优化设计的准确性。3、本专利技术采用响应曲面获得数学模型，并基于得出优化的数学模型获得最终使温度和应力达到最优的结果，优化设计效率高。4、通过本专利技术的结构优化方法，可有效改善器件结构，降低器件散热温度和热应力，提高器件的可靠性。附图说明图1为本专利技术方法的流程图；图2为本专利技术方法的器件模型图；图3为本专利技术方法中器件模型的爆炸视图；图4为本专利技术方法中可行域的示意图；图5为本专利技术方法中的重布线层(RDL)示意图；图6为本专利技术方法中的响应曲面温度优化的等值线图；图7为本专利技术方法中的响应曲面应力优化的等值线图；图8为本专利技术方法中的响应曲面优化结果图。具体实施方式下面结合附图和具体实施例对本专利技术进行详细说明。本实施例以本专利技术技术方案为前提进行实施，给出了详细的实施方式和具体的操作过程，但本专利技术的保护范围不限于下述的实施例。实施例1本实施例提供一种嵌入式扇出型SiCMOSFET封装结构优化设计方法，主要应用于功率器件和模块可靠性优化场合。该方法利用响应曲面法对仿真进行优化设计与分析，基于有限元仿真分析，计算出SiCMOSFET中重布线层(RDL)在稳态散热中的最大散热温度和温度循环仿真后的最大应力，构建芯片的分布情况与散热温度和最大应力之间的数学模型，从而找出散热与应力最优的芯片分布方式，以达到优化目的。如图1所示，该方法包括以下步骤：步骤一：建立SiCMOSFET器件的三维模型，确定其基本结构与参数。本实施例建立的SiCMOSFET器件三维模型如图2所示。如图3所示，SiCMOSFET器件包括依次设置的阻焊层1、重布线层(RDL)2、固化预料层3、SiC芯片5、BT层压板4、固化预料层6、重布线层(RDL)7和阻焊层8。本实施例中，SiC芯片5设有两个。步骤二：根据建立好的模型，在基板上确定芯片分布的可行域，并计算其尺寸大小。如图4所示，根据建立好的三维模型，在BT层压板(基板)上确定芯片分布的可行域，并计算其尺寸大小。可行域确定的约束条件为器件各封装层的约束，以保证每层的结构间有一定的预留空间，不会出现接触和挤压的现象。具体约束包括：1、器件通孔位置：如图4所示，器件上有三组为散热所准备的通孔，两个芯片不能与这些通孔接触；2、芯片大小：如图4所示，响应曲面法实验设计所需要决定的实验因子为右侧芯片的中心点在固化预料层中的坐标，由于芯片自身有大小，中心点坐标的变化需减少；3、RDL层限制：如图5所示，RDL层是由几个大小不同的金属片构成，在考虑芯片分布的同时，不能让其接触挤压造成不必要的误差；4、阻焊层限制：该器件的最外侧是阻焊层，芯片不能与之直接接触，要有所预留空间。步骤三：对于可行域内的芯片分布，使用响应曲面法进行实验设计，确定仿真次数与仿真顺序，如表1所示。表1步骤四：根据JEDEC标准确定温度循环仿真的环境参数与边界条件，再依据步骤三中的仿真顺序进行有限元仿真。步骤五：待所有的仿真完成后，对于步骤四中的仿真结果进行响应曲面分析，分析仿真的准确度。本实施例中的优化过程为：分析计算出温度和应力分别关于因子x、y的等值线图，分析其曲面特性，如图6、7所示。步骤六：构建芯片分布与散热温度和热应力响应的数学模型，得出本文档来自技高网...

【技术保护点】
1.一种嵌入式扇出型SiC MOSFET封装结构优化设计方法，其特征在于，该方法构建SiCMOSFET器件的三维模型，确定芯片分布的可行域，基于所述可行域利用响应曲面法进行仿真设计，基于仿真设计获得的仿真次数和仿真顺序进行有限元仿真，根据仿真结果构建芯片的分布情况与最大散热温度和最大应力之间的数学模型，从而获得散热与应力最优的芯片分布方式，实现封装结构优化设计。/n

【技术特征摘要】
1.一种嵌入式扇出型SiCMOSFET封装结构优化设计方法，其特征在于，该方法构建SiCMOSFET器件的三维模型，确定芯片分布的可行域，基于所述可行域利用响应曲面法进行仿真设计，基于仿真设计获得的仿真次数和仿真顺序进行有限元仿真，根据仿真结果构建芯片的分布情况与最大散热温度和最大应力之间的数学模型，从而获得散热与应力最优的芯片分布方式，实现封装结构优化设计。


2.根据权利要求1所述的嵌入式扇出型SiCMOSFET封装结构优化设计方法，其特征在于，基于所述三维模型中各封装层约束确定所述芯片分布的可行域。


3.根据权利要求2所述的嵌入式扇出型SiCMOSFET封装结构优化设计方法，其特征在于，所述封装层约束包括器件通孔位置、芯片大小RDL层限制和阻焊层限制。


4.根据权利要求1所述的嵌入式扇出型SiCMOSFET封装结构优化设计方法，其特征在于，该封装结构封装关于可行域中心成呈中心对称的两个芯片，基于所述可行域利用响应曲面法进行仿真设计时，确定其中一个芯片的中心点坐标。


5.根据权利要求1所述的嵌入式扇出型SiCMOSFET封装结构优化设计方法，其特征在于，所述有限元仿真包括...

【专利技术属性】
技术研发人员：樊嘉杰，钱弈晨，侯峰泽，刘盼，张国旗，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海;31