移位寄存器单元、驱动电路、显示装置以及驱动方法制造方法及图纸

一种移位寄存器单元(100)、驱动电路、显示装置以及驱动方法。该移位寄存器单元(100)包括第一输入电路(110)、第二输入电路(120)、输出电路(130)、第一控制电路(140)和第二控制电路(150)。第一输入电路(110)和第一节点(N1)电连接，且被配置为在第一时钟信号(CK1)的控制下将输入信号(IN)传输至第一节点(N1)；第二输入电路(120)和第一节点(N1)以及第二节点(N2)电连接，且被配置为在第一节点(N1)的电平或第一时钟信号(CK1)的控制下，对第二节点(N2)的电平进行控制；第一控制电路(140)和第二节点(N2)以及第三节点(N3)电连接，且被配置为在第二节点(N2)的电平以及第二时钟信号(CK2)的控制下，对第三节点(N3)的电平进行控制；输出电路(130)和第三节点(N3)以及输出端(OUT)电连接，且被配置为在第三节点(N3)的电平的控制下，将输出信号输出至输出端(OUT)。该移位寄存器单元(100)的输出信号的脉冲宽度可调节。

【技术实现步骤摘要】
【国外来华专利技术】移位寄存器单元、驱动电路、显示装置以及驱动方法
本公开的实施例涉及一种移位寄存器单元、驱动电路、显示装置以及驱动方法。
技术介绍
在显示
，为了改善显示画面的质量，提高用户体验，高PPI(PixelsPerInch，每英寸像素数量)和窄边框的实现逐渐成为研究的方向。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，可以将驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(GatedriverOnArray)来对显示面板进行驱动。GOA技术有助于实现显示面板的窄边框设计，并且可以降低显示面板的生产成本。
技术实现思路
本公开至少一实施例提供一种移位寄存器单元，包括第一输入电路、第二输入电路、输出电路、第一控制电路和第二控制电路。所述第一输入电路和第一节点电连接，且被配置为在第一时钟信号的控制下将输入信号传输至所述第一节点；所述第二输入电路和所述第一节点以及第二节点电连接，且被配置为在所述第一节点的电平或所述第一时钟信号的控制下，对所述第二节点的电平进行控制；所述第一控制电路和所述第二节点以及第三节点电连接，且被配置为在所述第二节点的电平以及第二时钟信号的控制下，对所述第三节点的电平进行控制；所述输出电路和所述第三节点以及输出端电连接，且被配置为在所述第三节点的电平的控制下，将输出信号输出至所述输出端；以及所述第二控制电路和所述第一节点以及所述第三节点电连接，且被配置为在所述第一节点的电平的控制下，对所述第三节点的电平进行控制。例如，本公开一实施例提供的移位寄存器单元，还包括输出复位电路，所述输出复位电路和所述第一节点以及所述输出端电连接，且被配置为在所述第一节点的电平的控制下，对所述输出端进行复位。例如，本公开一实施例提供的移位寄存器单元，还包括第三控制电路，所述第三控制电路和所述第一节点电连接，且被配置为在所述第一节点的电平的控制下，耦合调整所述第一节点的电平。例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入电路包括第一晶体管；所述第一晶体管的栅极被配置为接收所述第一时钟信号，所述第一晶体管的第一极被配置为接收所述输入信号，所述第一晶体管的第二极和所述第一节点电连接。例如，在本公开一实施例提供的移位寄存器单元中，所述第二输入电路包括第二晶体管和第三晶体管；所述第二晶体管的栅极和所述第一节点电连接，所述第二晶体管的第一极被配置为接收所述第一时钟信号，所述第二晶体管的第二极和所述第二节点电连接；所述第三晶体管的栅极被配置为接收所述第一时钟信号，所述第三晶体管的第一极被配置为接收第一低电压，所述第三晶体管的第二极和所述第二节点电连接。例如，在本公开一实施例提供的移位寄存器单元中，所述第一控制电路包括第四晶体管、第五晶体管和第一电容；所述第四晶体管的栅极和所述第二节点电连接，所述第四晶体管的第一极被配置为接收所述第二时钟信号，所述第四晶体管的第二极和第四节点电连接；所述第五晶体管的栅极被配置为接收所述第二时钟信号，所述第五晶体管的第一极和所述第四节点电连接，所述第五晶体管的第二极和所述第三节点电连接；所述第一电容的第一极和所述第二节点电连接，所述第一电容的第二极和所述第四节点电连接。例如，在本公开一实施例提供的移位寄存器单元中，所述第二控制电路包括第六晶体管；所述第六晶体管的栅极和所述第一节点电连接，所述第六晶体管的第一极被配置为接收第一高电压，所述第六晶体管的第二极和所述第三节点电连接。例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第七晶体管和第二电容；所述第七晶体管的栅极和所述第三节点电连接，所述第七晶体管的第一极被配置为接收第二高电压，所述第七晶体管的第二极和所述输出端电连接；所述第二电容的第一极和所述第三节点电连接，所述第二电容的第二极和所述第七晶体管的第一极电连接。例如，在本公开一实施例提供的移位寄存器单元中，所述输出复位电路包括第八晶体管；所述第八晶体管的栅极和所述第一节点电连接，所述第八晶体管的第一极被配置为接收第二低电压，所述第八晶体管的第二极和所述输出端电连接。例如，在本公开一实施例提供的移位寄存器单元中，所述第三控制电路包括第九晶体管和第三电容；所述第九晶体管的栅极和所述第一节点电连接，所述第九晶体管的第一极被配置为接收所述第二时钟信号，所述第九晶体管的第二极和所述第三电容的第一极电连接，所述第三电容的第二极和所述第一节点电连接。本公开至少一实施例还提供一种驱动电路，包括多个级联的如本公开的实施例提供的任一移位寄存器单元，除第一级移位寄存器单元外，其余各级移位寄存器单元和上一级移位寄存器单元的输出端电连接。例如，本公开一实施例提供的驱动电路还包括第一时钟信号线和第二时钟信号线。第2n-1级移位寄存器单元和所述第一时钟信号线电连接以接收所述第一时钟信号，第2n-1级移位寄存器单元和所述第二时钟信号线电连接以接收所述第二时钟信号；第2n级移位寄存器单元和所述第二时钟信号线电连接以接收所述第一时钟信号，第2n级移位寄存器单元和所述第一时钟信号线电连接以接收所述第二时钟信号；n为大于零的整数。本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的任一驱动电路。例如，本公开一实施例提供的显示装置还包括呈阵列排布的多个像素单元，所述多个像素单元中的每一个包括像素电路，所述像素电路包括数据写入子电路、驱动子电路以及发光控制子电路；所述驱动电路中的第n级移位寄存器单元的输出端和第n行像素单元中的像素电路中的发光控制子电路的控制端电连接；n为大于零的整数。本公开至少一实施例提供一种移位寄存器单元的驱动方法，包括预备阶段、上拉阶段、高电位维持阶段、下拉阶段以及低电位维持阶段。在所述预备阶段中，使得所述第二时钟信号由低电平变为高电平，使得所述输入信号由低电平变为高电平，使得所述第一节点的电平被拉高；在所述上拉阶段中，使得所述第二时钟信号由高电平变为低电平，使得所述第三节点的电平被拉低，使得所述输出信号的电平被拉高；在所述高电位维持阶段中，使得所述第二时钟信号由低电平变为高电平，使得所述第一节点的电平维持在高电平，使得所述输出信号的电平维持在高电平，通过调节所述输入信号的脉冲宽度来调整所述输出信号的脉冲宽度；在所述下拉阶段中，使得所述第一时钟信号由高电平变为低电平，使得所述第一节点的电平被拉低，使得所述第三节点的电平被拉高，使得所述输出信号的电平被拉低；以及在所述低电位维持阶段中，使得所述第一节点的电平维持在低电平，使得所述第三节点的电平维持在高电平，使得所述输出信号的电平维持在低电平。例如，在本公开一实施例提供的驱动方法中，通过调节所述输入信号的脉冲宽度来调整所述输出信号的脉冲宽度包括：当需要使得所述输出信号的脉冲宽度变大时，使得所述输入信号的高电平维持到所述第一时钟信号的下一个周期中位于高电平的阶段，从而使得所述输出信号的脉冲宽度延迟一个所述第一时钟信号的周期。例如，在本公开一实施例提供的驱动方法中，所述第一时钟信号和所述第二时钟信号的占空比均大于50％。附图说明为本文档来自技高网...

【技术保护点】
一种移位寄存器单元，包括：第一输入电路、第二输入电路、输出电路、第一控制电路和第二控制电路；其中，/n所述第一输入电路和第一节点电连接，且被配置为在第一时钟信号的控制下将输入信号传输至所述第一节点；/n所述第二输入电路和所述第一节点以及第二节点电连接，且被配置为在所述第一节点的电平或所述第一时钟信号的控制下，对所述第二节点的电平进行控制；/n所述第一控制电路和所述第二节点以及第三节点电连接，且被配置为在所述第二节点的电平以及第二时钟信号的控制下，对所述第三节点的电平进行控制；/n所述输出电路和所述第三节点以及输出端电连接，且被配置为在所述第三节点的电平的控制下，将输出信号输出至所述输出端；以及/n所述第二控制电路和所述第一节点以及所述第三节点电连接，且被配置为在所述第一节点的电平的控制下，对所述第三节点的电平进行控制。/n

【技术特征摘要】
【国外来华专利技术】一种移位寄存器单元，包括：第一输入电路、第二输入电路、输出电路、第一控制电路和第二控制电路；其中，
所述第一输入电路和第一节点电连接，且被配置为在第一时钟信号的控制下将输入信号传输至所述第一节点；
所述第二输入电路和所述第一节点以及第二节点电连接，且被配置为在所述第一节点的电平或所述第一时钟信号的控制下，对所述第二节点的电平进行控制；
所述第一控制电路和所述第二节点以及第三节点电连接，且被配置为在所述第二节点的电平以及第二时钟信号的控制下，对所述第三节点的电平进行控制；
所述输出电路和所述第三节点以及输出端电连接，且被配置为在所述第三节点的电平的控制下，将输出信号输出至所述输出端；以及
所述第二控制电路和所述第一节点以及所述第三节点电连接，且被配置为在所述第一节点的电平的控制下，对所述第三节点的电平进行控制。


根据权利要求1所述的移位寄存器单元，其中，所述第一控制电路包括第四晶体管、第五晶体管和第一电容；
所述第四晶体管的栅极和所述第二节点电连接，所述第四晶体管的第一极被配置为接收所述第二时钟信号，所述第四晶体管的第二极和第四节点电连接；
所述第五晶体管的栅极被配置为接收所述第二时钟信号，所述第五晶体管的第一极和所述第四节点电连接，所述第五晶体管的第二极和所述第三节点电连接；
所述第一电容的第一极和所述第二节点电连接，所述第一电容的第二极和所述第四节点电连接。


根据权利要求1或2所述的移位寄存器单元，还包括输出复位电路，其中，
所述输出复位电路和所述第一节点以及所述输出端电连接，且被配置为在所述第一节点的电平的控制下，对所述输出端进行复位。


根据权利要求3所述的移位寄存器单元，还包括第三控制电路，其中，
所述第三控制电路和所述第一节点电连接，且被配置为在所述第一节点的电平的控制下，耦合调整所述第一节点的电平。


根据权利要求1-4任一所述的移位寄存器单元，其中，所述第一输入电路包括第一晶体管；
所述第一晶体管的栅极被配置为接收所述第一时钟信号，所述第一晶体管的第一极被配置为接收所述输入信号，所述第一晶体管的第二极和所述第一节点电连接。


根据权利要求1-5任一所述的移位寄存器单元，其中，所述第二输入电路包括第二晶体管和第三晶体管；
所述第二晶体管的栅极和所述第一节点电连接，所述第二晶体管的第一极被配置为接收所述第一时钟信号，所述第二晶体管的第二极和所述第二节点电连接；
所述第三晶体管的栅极被配置为接收所述第一时钟信号，所述第三晶体管的第一极被配置为接收第一低电压，所述第三晶体管的第二极和所述第二节点电连接。


根据权利要求1-6任一所述的移位寄存器单元，其中，所述第二控制电路包括第六晶体管；
所述第六晶体管的栅极和所述第一节点电连接，所述第六晶体管的第一极被配置为接收第一高电压，所述第六晶体管的第二极和所述第三节点电连接。


根据权利要求1-7任一所述的移位寄存器单元，其中，所述输出电路包括第七晶体管和第二电容；
所述第七晶体管的栅极和所述第三节点电连接，所述第七晶体管的第一极被配置为接收第二高电压，所述第七晶体管的第二极和所述输出端电连接；
所述第二电容的第一极和所述第三节点电连接，所述第二电容的第二极和所述第七晶体管的第一极电连接。

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【专利技术属性】
技术研发人员：郑灿，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京;11