半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括器件区和隔离区；对基底进行第一刻蚀工艺，形成初始衬底和位于初始衬底上的多个初始鳍部，初始鳍部包括隔离区中的伪鳍部以及位于器件区的沟道鳍部；去除伪鳍部以及伪鳍部下方部分厚度的初始衬底，在初始衬底中形成凹槽；对初始衬底进行第二刻蚀工艺，去除沟道鳍部露出的部分厚度的初始衬底，形成鳍部。与直接形成鳍部的情况相比，本发明专利技术实施例相邻初始鳍部之间区域的深宽比较小，从而在刻蚀形成初始鳍部的过程中积累的聚合物杂质较少，初始鳍部侧壁与初始衬底法线的夹角较小，伪鳍部不易有残留，使得后续在隔离区上不易形成外延层，提高了半导体结构的电学性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括器件区以及用于实现器件区隔离的隔离区；对所述基底进行第一刻蚀工艺，形成初始衬底和位于所述初始衬底上的多个初始鳍部，所述初始鳍部包括隔离区中的伪鳍部以及位于器件区的沟道鳍部；去除所述伪鳍部以及所述伪鳍部下方部分厚度的所述初始衬底，在所述初始衬底中形成凹槽；对所述初始衬底进行第二刻蚀工艺，去除所述沟道鳍部露出的部分厚度的所述初始衬底，形成衬底和位于所述衬底上的底鳍部，所述底鳍部和沟道鳍部作为鳍部，所述鳍部之间所述衬底的表面高于所述凹槽的底面；在所述凹槽中以及所述鳍部露出的所述衬底上形成隔离层。可选的，在形成所述初始鳍部后，去除所述伪鳍部前还包括：在所述初始鳍部的侧壁上形成保护层。可选的，提供基底的步骤包括：在所述基底上形成掩膜层；所述第一刻蚀工艺包括：以所述掩膜层为掩膜采用干法刻蚀工艺刻蚀所基底，形成所述初始衬底和位于所述初始衬底上的所述初始鳍部。可选的，所述第一刻蚀工艺中，所述初始鳍部侧壁与所述初始衬底表面法线的夹角小于2度。可选的，所述初始鳍部的高度为40纳米至100纳米。可选的，在所述第二刻蚀工艺中，刻蚀所述初始衬底的厚度为20纳米至80纳米。可选的，形成凹槽的步骤中，所述凹槽的底面距离初始鳍部顶部的距离为100纳米至200纳米。可选的，所述伪鳍部的数量为一个或多个；经过一次或多次图形化步骤去除所述伪鳍部及所述伪鳍部下方部分厚度的所述初始衬底，形成所述凹槽；所述图形化步骤包括：在所述初始鳍部上形成遮挡层，所述遮挡层具有露出一个所述伪鳍部的开口；以所述遮挡层为掩膜刻蚀所述开口露出的所述伪鳍部以及部分厚度的所述初始衬底，形成凹槽；形成所述凹槽后，去除所述遮挡层；或者，所述伪鳍部的数量为一个或多个；经过一次图形化步骤去除所述伪鳍部及所述伪鳍部下方部分厚度的所述初始衬底，形成所述凹槽；所述图形化的步骤包括：形成露出所述一个或多个伪鳍部的遮挡层，所述遮挡层具有露出所述伪鳍部的开口；以所述遮挡层为掩膜，刻蚀所述开口露出的所述伪鳍部，形成所述凹槽；去除所述伪鳍部后，去除所述遮挡层。可选的，所述遮挡层包括有机介电层、位于所述有机介电层上的硬掩膜层和位于所述硬掩膜层上光刻胶层。可选的，采用灰化工艺去除所述遮挡层。可选的，形成所述保护层的步骤中，所述保护层的厚度为2纳米至10纳米。可选的，所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。可选的，形成所述保护层的步骤包括：在所述初始鳍部以及所述初始鳍部露出的所述初始衬底上保形覆盖所述保护材料层；去除所述初始鳍部上以及所述初始衬底上的保护材料层，位于所述初始鳍部侧壁上的剩余的所述保护材料层作为所述保护层。可选的，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护材料层。相应的，本专利技术实施例还提供一种半导体结构，包括：初始衬底，包括器件区以及用于实现器件区隔离的隔离区；沟道鳍部，位于所述器件区中所述初始衬底上；凹槽，位于相邻器件区中靠近所述隔离区一侧的所述沟道鳍部之间的所述初始衬底中。可选的，所述半导体结构还包括：保护层，覆盖在所述沟道鳍部的侧壁上。可选的，所述沟道鳍部侧壁与所述初始衬底表面法线的夹角小于2度。可选的，所述沟道鳍部的高度为40纳米至100纳米。可选的，所述保护层的厚度为2纳米至10纳米。可选的，所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例先形成初始鳍部，所述初始鳍部的高度低于后续形成的所述鳍部的高度，与直接形成所述鳍部的情况相比，因为相邻所述初始鳍部之间区域的深宽比较小，从而在刻蚀形成初始鳍部的过程中积累的聚合物杂质较少，所述聚合物杂质对刻蚀轨迹的影响较小，进而使所述初始鳍部侧壁与初始衬底法线的夹角较小，因此，去除所述伪鳍部的过程中，所述伪鳍部不易有残留；在第二刻蚀工艺中，进一步的去除所述残留的伪鳍部，使得后续采用外延生长工艺形成源漏掺杂层的过程中，所述隔离区上不易形成外延层，从而降低了所述外延层与后续形成的栅极结构或者源漏掺杂层连接而出现漏电的概率，进而提高了半导体结构的电学性能。附图说明图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；图4至图12是本专利技术实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式由
技术介绍
可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。如图1所示，提供基底，所述基底包括衬底1、位于所述衬底1上的鳍部2，所述鳍部2包括用于形成器件的器件鳍部22和待去除的伪鳍部21。如图2所示，形成露出所述伪鳍部21的开口3。如图3所示，以所述开口3为掩膜刻蚀去除所述伪鳍部21(如图2所示)；去除所述伪鳍部21后，在所述器件鳍部22露出的衬底1上形成隔离层5。以所述开口3为掩膜，采用干法刻蚀工艺去除所述伪鳍部21，所述伪鳍部21易存在残留伪鳍部4，且所述残留伪鳍部4易露出所述隔离层5，在后续外延生长形成源漏掺杂层的过程中，易在所述残留伪鳍部4上外延生长外延层，所述外延层与后续形成的栅极结构或者源漏掺杂层接触会出现漏电的情况，导致半导体结构的性能不佳。为了解决技术问题，本专利技术实施例提供基底本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底包括器件区以及用于实现器件区隔离的隔离区；/n对所述基底进行第一刻蚀工艺，形成初始衬底和位于所述初始衬底上的多个初始鳍部，所述初始鳍部包括隔离区中的伪鳍部以及位于器件区的沟道鳍部；/n去除所述伪鳍部以及所述伪鳍部下方部分厚度的所述初始衬底，在所述初始衬底中形成凹槽；/n对所述初始衬底进行第二刻蚀工艺，去除所述沟道鳍部露出的部分厚度的所述初始衬底，形成衬底和位于所述衬底上的底鳍部，所述底鳍部和沟道鳍部作为鳍部，所述鳍部之间所述衬底的表面高于所述凹槽的底面；/n在所述凹槽中以及所述鳍部露出的所述衬底上形成隔离层。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括器件区以及用于实现器件区隔离的隔离区；
对所述基底进行第一刻蚀工艺，形成初始衬底和位于所述初始衬底上的多个初始鳍部，所述初始鳍部包括隔离区中的伪鳍部以及位于器件区的沟道鳍部；
去除所述伪鳍部以及所述伪鳍部下方部分厚度的所述初始衬底，在所述初始衬底中形成凹槽；
对所述初始衬底进行第二刻蚀工艺，去除所述沟道鳍部露出的部分厚度的所述初始衬底，形成衬底和位于所述衬底上的底鳍部，所述底鳍部和沟道鳍部作为鳍部，所述鳍部之间所述衬底的表面高于所述凹槽的底面；
在所述凹槽中以及所述鳍部露出的所述衬底上形成隔离层。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述初始鳍部后，去除所述伪鳍部前还包括：在所述初始鳍部的侧壁上形成保护层。


3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，提供基底的步骤包括：在所述基底上形成掩膜层；
所述第一刻蚀工艺包括：以所述掩膜层为掩膜采用干法刻蚀工艺刻蚀所基底，形成所述初始衬底和位于所述初始衬底上的所述初始鳍部。


4.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺中，所述初始鳍部侧壁与所述初始衬底表面法线的夹角小于2度。


5.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述初始鳍部的高度为40纳米至100纳米。


6.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述第二刻蚀工艺中，刻蚀所述初始衬底的厚度为20纳米至80纳米。


7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成凹槽的步骤中，所述凹槽的底面距离初始鳍部顶部的距离为100纳米至200纳米。


8.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述伪鳍部的数量为一个或多个；经过一次或多次图形化步骤去除所述伪鳍部及所述伪鳍部下方部分厚度的所述初始衬底，形成所述凹槽；
所述图形化步骤包括：在所述初始鳍部上形成遮挡层，所述遮挡层具有露出一个所述伪鳍部的开口；以所述遮挡层为掩膜刻蚀所述开口露出的所述伪鳍部以及部分厚度的所述初始衬底，形成凹槽；形成所述凹槽后，去除所述遮挡层；
或者，所述伪鳍部的数量为一个或多个；
经过一次图形化步骤去除所述伪鳍部及所述伪鳍部下方部分厚度的所述初始衬底，形成所述凹槽；

【专利技术属性】
技术研发人员：韩秋华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31