【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力...
【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底包括器件区以及用于实现器件区隔离的隔离区；/n对所述基底进行第一刻蚀工艺，形成初始衬底和位于所述初始衬底上的多个初始鳍部，所述初始鳍部包括隔离区中的伪鳍部以及位于器件区的沟道鳍部；/n去除所述伪鳍部以及所述伪鳍部下方部分厚度的所述初始衬底，在所述初始衬底中形成凹槽；/n对所述初始衬底进行第二刻蚀工艺，去除所述沟道鳍部露出的部分厚度的所述初始衬底，形成衬底和位于所述衬底上的底鳍部，所述底鳍部和沟道鳍部作为鳍部，所述鳍部之间所述衬底的表面高于所述凹槽的底面；/n在所述凹槽中以及所述鳍部露出的所述衬底上形成隔离层。/n
【技术特征摘要】 【专利技术属性】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括器件区以及用于实现器件区隔离的隔离区；
对所述基底进行第一刻蚀工艺，形成初始衬底和位于所述初始衬底上的多个初始鳍部，所述初始鳍部包括隔离区中的伪鳍部以及位于器件区的沟道鳍部；
去除所述伪鳍部以及所述伪鳍部下方部分厚度的所述初始衬底，在所述初始衬底中形成凹槽；
对所述初始衬底进行第二刻蚀工艺，去除所述沟道鳍部露出的部分厚度的所述初始衬底，形成衬底和位于所述衬底上的底鳍部，所述底鳍部和沟道鳍部作为鳍部，所述鳍部之间所述衬底的表面高于所述凹槽的底面；
在所述凹槽中以及所述鳍部露出的所述衬底上形成隔离层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述初始鳍部后，去除所述伪鳍部前还包括：在所述初始鳍部的侧壁上形成保护层。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，提供基底的步骤包括：在所述基底上形成掩膜层；
所述第一刻蚀工艺包括：以所述掩膜层为掩膜采用干法刻蚀工艺刻蚀所基底，形成所述初始衬底和位于所述初始衬底上的所述初始鳍部。
4.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺中，所述初始鳍部侧壁与所述初始衬底表面法线的夹角小于2度。
5.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述初始鳍部的高度为40纳米至100纳米。
6.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述第二刻蚀工艺中，刻蚀所述初始衬底的厚度为20纳米至80纳米。
7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成凹槽的步骤中，所述凹槽的底面距离初始鳍部顶部的距离为100纳米至200纳米。
8.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述伪鳍部的数量为一个或多个；经过一次或多次图形化步骤去除所述伪鳍部及所述伪鳍部下方部分厚度的所述初始衬底，形成所述凹槽；
所述图形化步骤包括：在所述初始鳍部上形成遮挡层，所述遮挡层具有露出一个所述伪鳍部的开口；以所述遮挡层为掩膜刻蚀所述开口露出的所述伪鳍部以及部分厚度的所述初始衬底，形成凹槽；形成所述凹槽后，去除所述遮挡层；
或者，所述伪鳍部的数量为一个或多个；
经过一次图形化步骤去除所述伪鳍部及所述伪鳍部下方部分厚度的所述初始衬底，形成所述凹槽；
技术研发人员：韩秋华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31
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