半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底上依次形成有多个沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构顶部指向所述基底的方向上，所述沟道层的端部依次缩进，剩余所述沟道叠层与所述基底围成凹槽；在所述凹槽内形成源漏掺杂层。本发明专利技术实施例满足半导体结构能够应用于具有不同工作电压的电路的需求。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，使晶体管的沟道漏电流增大。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，满足全包围栅极结构晶体管能够应用于具有不同工作电压的电路的需求。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上依次形成有多个沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构指向所述基底的方向上，所述沟道层的端部依次缩进，剩余所述沟道叠层与所述基底围成凹槽；在所述凹槽内形成源漏掺杂层。相应的，本专利技术实施例还提供一种半导体结构，包括：基底；沟道结构层，位于所述基底上且与所述基底间隔设置，所述沟道结构层包括多个间隔设置的沟道层，且沿所述沟道结构层的顶部指向所述基底的方向上，所述沟道层的端部依次缩进；横跨所述沟道结构层的栅极结构，所述栅极结构覆盖所述基底的部分顶部且包围所述沟道层；源漏掺杂层，位于所述栅极结构两侧的沟道结构层内。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构指向所述基底的方向上，所述沟道层的端部依次缩进，所述沟道层的长度均不同，从而在形成全包围栅极结构(gateallaround，GAA)晶体管后，所述全包围栅极结构晶体管中的每一个沟道层具有不同的开启电压，因此，在器件工作时，能够通过对所述晶体管施加不同大小的电压的方式，即可实现所述晶体管中不同沟道层开启的效果，从而满足将全包围栅极结构晶体管应用于具有不同工作电压的电路的需求。附图说明图1是一种半导体结构的结构示意图；图2至图15是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；图16至图33是本专利技术半导体结构的形成方法另一实施例中各步骤对应的结构示意图；图34是本专利技术半导体结构一实施例的结构示意图。具体实施方式目前所形成的全包围栅极结构晶体管难以应用到不同工作电压的电路中。现结合一种半导体结构分析晶体管难以应用到不同工作电压的电路中的原因。参考图1，示出了一种半导体结构的结构示意图。所述半导体结构包括：基底600；沟道结构层614，位于基底600上且与基底600间隔设置，沟道结构层614包括多个间隔设置的沟道层613；横跨沟道结构层614的栅极结构620，栅极结构620覆盖基底600的部分顶部且包围沟道层613；源漏掺杂层650，位于栅极结构620两侧的沟道结构层614内。所述半导体结构为全包围栅极结构晶体管，所述半导体结构中沟道层613的宽度均相同，所述半导体结构中的每一个沟道层613的开启电压也均相同，在器件工作时，所述半导体结构仅能应用于单一工作电压的电路中，或者，所述半导体结构不能适用于具有不同工作电压的不同电路中，这难以满足将所述半导体结构应用于具有不同工作电压的电路的需求。为了解决所述技术问题，本专利技术实施例刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构指向所述基底的方向上，所述沟道层的端部依次缩进，所述沟道层的长度均不同，从而在形成全包围栅极结构晶体管后，所述全包围栅极结构晶体管中的每一个沟道层具有不同的开启电压，因此，在器件工作时，能够通过对所述晶体管施加不同大小的电压的方式，即可实现所述晶体管中不同沟道层开启的效果，从而满足将全包围栅极结构晶体管应用于具有不同工作电压的电路的需求。为使本专利技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图2至图15是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。参考图2，提供基底(未标示)，基底上依次形成有多个沟道叠层114，每一个沟道叠层114包括牺牲层112和位于牺牲层112上的沟道层113。基底为后续形成全包围栅极(Gate-all-around，GAA)晶体管提供工艺平台。本实施例中，基底为立体结构，基底包括衬底100、以及凸出于衬底100的鳍部110。在其他实施例中，当基底为平面结构时，基底相应仅包括衬底。本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。鳍部110露出部分衬底100，从而为后续形成隔离结构提供工艺基础。本实施例中，鳍部110与衬底100的材料相同，鳍部110的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。沟道叠层114为后续形成悬空间隔设置的沟道层113提供工艺基础。具体地，牺牲层112支撑沟道层113，从而为后续实现沟道层113的间隔悬空设置提供工艺基础，也为后续金属栅结构的形成占据空间位置，沟道层113用于提供全包围栅极晶体管的沟道。本实施例中，沟道叠层114形成于鳍部110上。本实施例中，沟道层113的材料为Si，牺牲层112的材料为SiGe。在后续去除牺牲层112的过程中，SiGe和Si的刻蚀选择比较高，所以通过将牺牲层112的材料设置为SiGe、将沟道层113的材料设置为Si的做法，能够有效降低牺牲层112的去除工艺对沟道层113的影响，从而提高沟道层113的质量，进而有利于改善器件性能。其他实施例中，当形成PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，鳍部和沟道层的材料为SiGe，牺牲层的材料为Si。本实施例中，提供基底的步骤中，沟道叠层114的数量为两个，包括第一沟本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底上依次形成有多个沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；/n形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；/n刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构顶部指向所述基底的方向上，所述沟道层的端部依次缩进，剩余所述沟道叠层与所述基底围成凹槽；/n在所述凹槽内形成源漏掺杂层。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上依次形成有多个沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；
刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构顶部指向所述基底的方向上，所述沟道层的端部依次缩进，剩余所述沟道叠层与所述基底围成凹槽；
在所述凹槽内形成源漏掺杂层。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述沟道叠层的数量为两个，包括第一沟道叠层以及位于第一沟道叠层上的第二沟道叠层；
刻蚀所述栅极结构两侧的沟道叠层的步骤包括：
以所述栅极结构为掩膜，刻蚀所述栅极结构露出的所述第二沟道叠层，刻蚀后的剩余所述第二沟道叠层作为顶层沟道叠层；刻蚀所述栅极结构露出的所述第一沟道叠层，刻蚀后的剩余所述第一沟道叠层作为底层沟道叠层；在所述顶层沟道叠层的侧壁上形成侧墙；
沿垂直于栅极结构侧壁的方向，横向刻蚀所述底层沟道叠层中的沟道层；去除所述侧墙，露出所述顶层沟道叠层的侧壁；
或者，
所述沟道叠层的数量大于或等于三个，刻蚀所述栅极结构两侧的沟道叠层的步骤包括：
以所述栅极结构为掩膜，刻蚀所述栅极结构露出的一个沟道叠层，刻蚀后的剩余所述一个沟道叠层作为上层沟道叠层；
至少进行两次预处理，所述预处理的步骤包括：在所述上层沟道叠层的侧壁上形成侧墙；刻蚀所述侧墙露出与所述上层沟道叠层相邻且位于上层沟道叠层下方的一个沟道叠层，刻蚀后的剩余所述一个沟道叠层作为下层沟道叠层；其中，沿所述基底指向栅极结构的方向上，最远离所述基底的上层沟道叠层为顶层沟道叠层，最靠近所述基底的下层沟道叠层为底层沟道叠层；
至少进行两次预处理后，沿垂直于栅极结构侧壁的方向，横向刻蚀露出的所述底层沟道叠层中的沟道层；
横向刻蚀露出的所述底层沟道叠层中的沟道层后，至少进行一次横向刻蚀处理，所述横向刻蚀处理的步骤包括：去除一个所述侧墙，露出与所述下层沟道叠层相邻的所述上层沟道叠层的侧壁；沿垂直于栅极结构侧壁的方向，横向刻蚀露出的沟道层；
至少进行一次横向刻蚀处理后，去除位于所述顶层沟道叠层侧壁上的所述侧墙。


3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量为两个；
横向刻蚀所述底层沟道叠层中的沟道层后，去除所述侧墙之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀底层沟道叠层中的牺牲层；形成初始内壁层，位于所述侧墙底部、顶层沟道叠层中的牺牲层底部、以及底层沟道叠层侧壁上，其中，位于所述侧墙和顶层沟道叠层中牺牲层的底部、以及位于所述底层沟道叠层中沟道层侧壁上的初始内壁层作为牺牲内壁层；
去除所述侧墙后，形成所述源漏掺杂层之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀所述顶层沟道叠层中的牺牲层，露出所述牺牲内壁层的顶部；去除所述牺牲内壁层，位于所述底层沟道叠层中的牺牲层的侧壁上的剩余所述初始内壁层作为底层内壁层；形成所述底层内壁层后，在剩余所述顶层沟道叠层中的牺牲层的侧壁上形成顶层内壁层；
或者，
所述沟道叠层的数量大于或等于三个，横向刻蚀露出的所述底层沟道叠层中的沟道层后，至少进行一次横向刻蚀处理之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀露出的所述底层沟道叠层中的牺牲层；形成第一初始内壁层，位于所述侧墙底部、所述上层沟道叠层中牺牲层的底部、以及底层沟道叠层的侧壁上，其中，位于所述侧墙底部、所述上层沟道叠层中牺牲层的底部、以及所述底层沟道叠层中沟道层上的所述第一初始内壁层作为第一牺牲内壁层；
进行第一次所述横向刻蚀处理的步骤中，去除一个所述侧墙后，横向刻蚀露出的沟道层之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀所述上层沟道叠层中牺牲层的侧壁，露出所述第一牺牲内壁层的顶部；去除所述第一牺牲内壁层，位于所述底层沟道叠层中牺牲层侧壁上的剩余所述第一初始内壁层作为底层内壁层；
进行一次所述横向刻蚀处理后，进行下一次横向刻蚀处理之前，还包括：形成第二初始内壁层，位于所述侧墙底部、所述下层沟道叠层所露出的上层沟道叠层中牺牲层的底部、以及所述下层沟道叠层的侧壁上，其中，位于所述侧墙底部、所述下层沟道叠层所露出的上层沟道叠层中牺牲层的底部、以及所述下层沟道叠层中沟道层侧壁上的所述第二初始内壁层作为第二牺牲内壁层；
进行下一次的横向刻蚀处理的步骤中，去除一个所述侧墙后，横向刻蚀露出的沟道层之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀所述上层沟道叠层中的牺牲层，露出所述第二牺牲内壁层的顶部；去除所述第二牺牲内壁层，位于所述下层沟道叠层中牺牲层上的剩余所述第二初始内壁层作为中间内壁层；
进行至少一次横向刻蚀处理后，最靠近所述顶层沟道叠层的第二初始内壁层作为顶层第二初始内壁层，最靠近所述顶层沟道叠层的第二牺牲内壁层作...

【专利技术属性】
技术研发人员：谭颖，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31