集成电路半导体器件制造技术

一种集成电路半导体器件包括：衬底的第一区域中的多桥沟道型晶体管，其中所述多桥沟道型晶体管包括：衬底上的纳米片堆叠结构；纳米片堆叠结构上的第一栅介电层；以及第一栅介电层上的第一栅电极；以及衬底的第二区域中的鳍型晶体管，其中所述鳍型晶体管包括：衬底上的有源鳍；有源鳍上的第二栅介电层；以及第二栅介电层上的第二栅电极，其中纳米片堆叠结构的宽度大于有源鳍的宽度。

【技术实现步骤摘要】
集成电路半导体器件相关申请的交叉引用本申请要求于2019年6月25日在韩国知识产权局递交的韩国专利申请No.10-2019-0075788的优先权，其全部公开内容通过引用合并于此。
本专利技术构思涉及一种集成电路半导体器件，更具体地，涉及一种包括多个晶体管的集成电路半导体器件。
技术介绍
集成电路半导体器件采用以低电压进行操作的晶体管和以高电压进行操作的晶体管。随着半导体器件集成度变得更高，使用了三维晶体管。然而，以高电压和低电压进行操作的三维晶体管可能不能可靠地形成在衬底上。
技术实现思路
根据本专利技术构思的示例性实施例，提供了一种集成电路半导体器件，包括：衬底的第一区域中的多桥沟道型晶体管，其中所述多桥沟道型晶体管包括：衬底上的纳米片堆叠结构；纳米片堆叠结构上的第一栅介电层；以及第一栅介电层上的第一栅电极；以及衬底的第二区域中的鳍型晶体管，其中所述鳍型晶体管包括：衬底上的有源鳍；有源鳍上的第二栅介电层；以及第二栅介电层上的第二栅电极，其中纳米片堆叠结构的宽度大于有源鳍的宽度。根据本专利技术构思的示例性实施例，提供了一种集成电路半导体器件，包括：衬底的第一区域中的多桥沟道型晶体管，其中所述多桥沟道型晶体管包括：在衬底上在第一方向上延伸的第一场子鳍；第一场子鳍上的纳米片堆叠结构；纳米片堆叠结构上的第一栅介电层；以及在第一栅介电层上在垂直于第一方向的第二方向上延伸的第一栅电极；衬底的第二区域中的鳍型晶体管，其中所述鳍型晶体管包括：在第一方向上延伸的第二场子鳍；在第二场子鳍上在第一方向上延伸的有源鳍；有源鳍上的第二栅介电层；以及在第二栅介电层上在第二方向上延伸的第二栅电极，其中纳米片堆叠结构在第二方向上的宽度大于有源鳍在第二方向上的宽度。根据本专利技术构思的示例性实施例，提供了一种集成电路半导体器件，包括：衬底的第一区域中的多桥沟道型晶体管，其中所述多桥沟道型晶体管包括：在衬底上在第一方向上延伸的第一场子鳍；在第一场子鳍上在垂直于第一方向的第二方向上延伸的第一栅电极；与第一场子鳍和第一栅电极彼此交叉的区域重叠的纳米片堆叠结构；以及纳米片堆叠结构的纳米片与第一栅电极之间的第一栅介电层；以及衬底的第二区域中的鳍型晶体管，其中所述鳍型晶体管包括：在衬底上在第一方向上延伸的第二场子鳍，在第二场子鳍上在第二方向上延伸的第二栅电极；与第二场子鳍和第二栅电极彼此交叉的区域重叠的有源鳍；以及有源鳍与第二栅电极之间的第二栅介电层，其中纳米片堆叠结构在第二方向上的宽度大于有源鳍在第二方向上的宽度。根据本专利技术构思的示例性实施例，提供了一种集成电路半导体器件，包括：衬底的第一区域中的第一晶体管，其中第一晶体管包括在第一方向上堆叠的多个纳米片；以及衬底的第二区域中的第二晶体管，其中第二晶体管包括有源鳍，其中多个纳米片中的第一纳米片在垂直于第一方向的第二方向上的宽度大于有源鳍在第二方向上的宽度。附图说明通过结合附图详细描述本专利技术构思的示例性实施例，将更清楚地理解本专利技术构思的上述和其他特征，在附图中：图1是根据本专利技术构思的示例性实施例的集成电路半导体器件的布局图；图2是图1的集成电路半导体器件的沿线IIa-IIa’和线IIb-IIb’截取的横截面图；图3是图1的集成电路半导体器件的沿线IIIa-IIIa’和线IIIb-IIIb’截取的横截面图；图4、图5、图6、图7、图8、图9和图10是示出了根据本专利技术构思的示例性实施例的制造图2的集成电路半导体器件的方法的横截面图；图11A、图11B、图11C和图11D是示出了根据本专利技术构思的示例性实施例的制造图5的集成电路半导体器件的工艺的横截面图；图12A、图12B、图12C和图12D是示出了根据本专利技术构思的示例性实施例的制造图5的集成电路半导体器件的工艺的横截面图；图13A、图13B、图13C和图13D是示出了根据本专利技术构思的示例性实施例的制造图5的集成电路半导体器件的工艺的横截面图；图14是根据本专利技术构思的示例性实施例的集成电路半导体器件的布局图；图15是图14的集成电路半导体器件的沿线XVa-XVa’和线XVb-XVb’截取的横截面图；图16是图14的集成电路半导体器件的沿线XVIa-XVIa’和线XVIb-XVIb’截取的横截面图；图17、图18、图19、图20、图21、图22、图23和图24是示出了根据本专利技术构思的示例性实施例的制造图15的集成电路半导体器件的方法的横截面图；图25、图26、图27和图28是示出了根据本专利技术构思的示例性实施例的制造图15的集成电路半导体器件的方法的横截面图；图29A和图29B是根据本专利技术构思的示例性实施例的集成电路半导体器件的横截面图；图30是根据本专利技术构思的示例性实施例的包括集成电路半导体器件的半导体芯片的框图；图31是根据本专利技术构思的示例性实施例的包括集成电路半导体器件的半导体芯片的框图；图32是根据本专利技术构思的示例性实施例的包括集成电路半导体器件的电子设备的框图；以及图33是根据本专利技术构思的示例性实施例的静态随机存取存储器(SRAM)单元的等效电路图。具体实施方式在下文中，将参考附图详细描述本专利技术构思的示例性实施例。本领域技术人员将认识到，所描述的实施例可以以各种不同的方式来修改，并且因此不应该限于本文中所阐述的实施例。图1是根据本专利技术构思的示例性实施例的集成电路半导体器件1的布局图。例如，集成电路半导体器件1可以在衬底上包括第一区域R1和第二区域R2。在本专利技术构思的一些示例性实施例中，第一区域R1可以包括以低电压(例如，小于1伏特(V)的电压)进行操作的逻辑单元区域。逻辑单元区域可以是其中形成有第一多桥沟道型晶体管MBC1的区域。第一多桥沟道型晶体管MBC1可以包括金属氧化物半导体(MOS)晶体管。第二区域R2可以是以高电压(例如，等于或大于1V的电压)进行操作的输入/输出区域。输入/输出区域可以包括第一鳍型晶体管FIN1。第一鳍型晶体管FIN1可以是普通鳍型晶体管GEFIN。普通鳍型晶体管GEFIN可以包括除下面描述的斑马鳍型晶体管之外的鳍型晶体管。在图1中，第一方向(X方向)可以是沟道长度方向，并且第二方向(Y方向)可以是沟道宽度方向。在下文中，将更详细地描述集成电路半导体器件1的布局。然而，应当理解，本专利技术构思不限于图1的布局。第一区域R1中的第一多桥沟道型晶体管MBC1可以包括在第一方向上延伸的第一场子鳍30。第一场子鳍30可以被设置为第一多桥沟道型晶体管MBC1的有源区。可以设置多个第一场子鳍30。例如，第一场子鳍30可以在第二方向上彼此间隔开。第一场子鳍30可以在第二方向上具有第一宽度W1。可以通过调节第一宽度W1来调节第一多桥沟道型晶体管MBC1的沟道宽度。第一栅电极50在第一场子鳍30上在垂直于第一方向的第二方向(Y方向)上延伸。可以设置多个第一栅电极50。例如，第一栅电极50可以在第一方向上彼此间隔开。本文档来自技高网...

【技术保护点】
1.一种集成电路半导体器件，包括：/n衬底的第一区域中的多桥沟道型晶体管，/n其中所述多桥沟道型晶体管包括：所述衬底上的纳米片堆叠结构；所述纳米片堆叠结构上的第一栅介电层；以及所述第一栅介电层上的第一栅电极；以及/n所述衬底的第二区域中的鳍型晶体管，/n其中所述鳍型晶体管包括：所述衬底上的有源鳍；所述有源鳍上的第二栅介电层；以及所述第二栅介电层上的第二栅电极，/n其中所述纳米片堆叠结构的宽度大于所述有源鳍的宽度。/n

【技术特征摘要】
20190625 KR 10-2019-00757881.一种集成电路半导体器件，包括：
衬底的第一区域中的多桥沟道型晶体管，
其中所述多桥沟道型晶体管包括：所述衬底上的纳米片堆叠结构；所述纳米片堆叠结构上的第一栅介电层；以及所述第一栅介电层上的第一栅电极；以及
所述衬底的第二区域中的鳍型晶体管，
其中所述鳍型晶体管包括：所述衬底上的有源鳍；所述有源鳍上的第二栅介电层；以及所述第二栅介电层上的第二栅电极，
其中所述纳米片堆叠结构的宽度大于所述有源鳍的宽度。


2.根据权利要求1所述的集成电路半导体器件，其中所述有源鳍包括彼此间隔开的第一有源鳍和第二有源鳍，并且所述纳米片堆叠结构的宽度大于或等于所述第一有源鳍和所述第二有源鳍的宽度之和。


3.根据权利要求1所述的集成电路半导体器件，其中所述有源鳍在第一方向上延伸，所述第一栅电极和所述第二栅电极在垂直于所述第一方向的第二方向上延伸，
其中所述第一栅电极在所述第一方向上的宽度小于所述第二栅电极在所述第一方向上的宽度。


4.根据权利要求1所述的集成电路半导体器件，其中栅间隔物形成在所述第一栅电极的第一侧壁和第二侧壁上。


5.根据权利要求1所述的集成电路半导体器件，其中所述纳米片堆叠结构在垂直于所述衬底的表面的方向上处于与所述有源鳍相同的高度。


6.根据权利要求1所述的集成电路半导体器件，其中所述有源鳍包括单个半导体层。


7.根据权利要求1所述的集成电路半导体器件，其中所述有源鳍包括多个堆叠的半导体层。


8.根据权利要求7所述的集成电路半导体器件，其中盖层覆盖所述多个堆叠的半导体层。


9.根据权利要求1所述的集成电路半导体器件，其中所述有源鳍包括与所述衬底不同的主体。


10.一种集成电路半导体器件，包括：
衬底的第一区域中的多桥沟道型晶体管，
其中所述多桥沟道型晶体管包括：在所述衬底上在第一方向上延伸的第一场子鳍；所述第一场子鳍上的纳米片堆叠结构；所述纳米片堆叠结构上的第一栅介电层；以及在所述第一栅介电层上在垂直于所述第一方向的第二方向上延伸的第一栅电极；以及
所述衬底的第二区域中的鳍型晶体管，
其中所述鳍型晶体管包括：在所述第一方向上延伸的第二场子鳍；在所述第二场子鳍上在所述第一方向上延伸的有源鳍；所述有源鳍上的第二栅介电层；以及在所述第二栅介电层上在所述第二方向上延伸的第二栅电极，
其中所述纳米片堆叠结构在所述第二方向上的宽度大于所述有源鳍在所述第二方向上的宽度。


11.根据权利要求10所述的集成电路半导体器件，其中所述有源鳍包括彼此间隔开的两个有源鳍，其中所述纳米片堆叠结构在所述第二方向上的宽度大于或等于所述两个有源鳍在所述第二方向上的宽度之和。


12.根据权利要求10所述的集成电路半导体器件，其中所述第一栅电极在所述第一方向上的宽度小于所述第二栅电极在所述第一方向上的宽度。

【专利技术属性】
技术研发人员：金昊俊，李南玹，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR