铁电存储器存储阵列结构及铁电存储器制造技术

本实用新型专利技术提供了一种铁电存储器存储阵列结构及铁电存储器，所述铁电存储器存储阵列结构包括多个扇区、多个感测耦合线、选择电路和多个感测电路，其中：所述选择电路包括多个选择子电路模块；每个所述扇区分别通过一个所述选择子电路模块与所述多个感测耦合线相连接；选择信号控制所述选择电路中的一个选择子电路模块导通的同时，控制其他选择子电路模块关断，以隔绝其他所述扇区耦合至所述多个感测耦合线；所述多个感测耦合线与所述多个感测电路相连接，所述多个感测电路用于检测所述多个感测耦合线上的电压，以判断与其连接的扇区的存储数据。

【技术实现步骤摘要】
铁电存储器存储阵列结构及铁电存储器
本技术涉及铁电存储器
，特别涉及一种铁电存储器存储阵列结构及铁电存储器。
技术介绍
铁电存储器即FeRAM是一种利用铁电电容滞回特性制造的新型存储器件。传统的FeRAM存储单元包括2T/2C、1T/1C等不同结构。如图1所示，其显示现有的1T/1C结构的铁电存储器的存储单元的结构示意图。在读取铁电存储单元存储的数据时，通过读取某个单元的BL的电压与参考电压进行比较来判断该单元存储的数据。如图1所示，当读取bl0、wl0这一单元的存储数据时，将wl0的电压置于3V，连接wl0的传输晶体管源漏极路径导通，测量图中bl0点的电压，然后将该电压与参考电压比较即可判断该单元存储的数据。在计算bl0点的电压时，其等效电路如图2所示，存储节点SN(相对于图1中的bl0)与PL之间有电容Ccell，而位线bl<0>本身金属线的电容为Cm，而位线bl<0>不仅通过传输晶体管与字线wl0连接，还通过传输晶体管连接字线wl1、wl2…wln-1，此时wl1、wl2…wln-1的电位为0，则位线bl<0>与字线wl1、wl2…wln-1之间具有寄生电容Cgs10、Cgs20、…Cgsi,0，由于这些电容是并联关系，则等效为图2中的ΣCgs。所以位线bl0的电容为Cbl＝Cm+ΣCgs_i，i＝0,…,n-1，其中，n为字线的行数；由于ΣCgs_i远远大于Cm，则Cbl近似于等于ΣCgs_i，所以位线的电压取决于位线bl<0>连接的字线的数量，连接的字线的数量越多，位线的等效电容Cbl越大。在计算bl0点的电压时，Vbl＝Vpl×Ccell/(Ccell+Cbl)，其中，Vbl为感测电压，即存储节点SN处的电压，Vpl为电源电压，例如3V。随着Cbl的增大，Vbl的值会减小，如图3所示。当存储数据为1时，Vbl’1’＝Vpl×Ccell’1’/(Ccell’1’+Cbl)；当存储数据为0时，Vbl’0’＝Vpl×Ccell’0’/(Ccell’0’+Cbl)；则Vbl’1’-Vbl’0’＝Vpl×[Ccell’1’/(Ccell’1’+Cbl)-Ccell’0’/(Ccell’0’+Cbl)]；当Cbl2＝Ccell’1’×Ccell’0’时，两者差值最大，如图4所示。综上所述，感测电压是Cbl的函数，图3示出了作为感测放大器的输入的Vb1随着Cbl而单调降低。这表明对于Cbl大于100fF的情况，输入的直流偏置电平太低。图4显示了两个输入之间的电势差与Cbl的关系。随着Cbl大于100fF，差异再次逐渐减小。从图3和4可以看出，对于正确的DC偏置和足够大的差分输入，Cbl值应设置在100fF附近。另外，从图2中可以看到，Cbl主要由连接到bl的所有未选择字线连接的传输晶体管的Cgs(栅极/源极电容)决定的。与ΣCgs相比，金属电容可忽略不计。因此，Cbl＝∑Cgs与连接到bl的wl的数量成比例。如图3～4的仿真结果表明，实际上，当字线的数量增加到384并且超出这个范围时，感测电压开始失效。由于每个位线具有一组感测电路，而感测电路应被压缩到狭窄空间中以获取更大的存储密度，避免外围电路在位线方向上占据较大的空间。如果阵列中wl的数量受到限制，则要么每个限制数量的wl的位线设置一组感测电路，但这样则外围电路相对于实际存储器的占用空间来说，比例较大，这将使芯片尺寸无法与高密度产品竞争。本技术提供一种解决方案以消除每个感测电路能够携带字线数量的限制。
技术实现思路
本技术的目的在于提供一种铁电存储器存储阵列结构及铁电存储器，以解决现有的铁电存储器中因为位线连接的字线数量限制，而需要设置多组感测电路导致存储器面积较大的问题。为解决上述技术问题，本技术提供了一种铁电存储器存储阵列结构，所述铁电存储器存储阵列结构包括多个扇区、多个感测耦合线、选择电路和多个感测电路，其中：所述选择电路包括多个选择子电路模块；每个所述扇区分别通过一个所述选择子电路模块与所述多个感测耦合线相连接；所述选择电路阵列中的一个选择子电路模块导通，其他选择子电路模块关断；所述多个感测耦合线与所述多个感测电路相连接，所述多个感测电路用于检测所述多个感测耦合线上的电压，以读取与其连接的扇区的存储数据。可选的，在所述的铁电存储器存储阵列结构中，所述扇区包括按行和列布置的多个子存储单元，其中：在每个所述扇区中，多个所述子存储单元排列成i行j列的矩阵结构；多个所述子存储单元均与板线相连接，同一行的所述子存储单元均与本行所对应的字线相连接，同一列的所述子存储单元均与本列所对应的位线相连接。可选的，在所述的铁电存储器存储阵列结构中，所述子存储单元包括铁电电容器和传输晶体管，所述铁电电容器具有第一极板和第二极板，所述第一极板与所述板线相连接；所述传输晶体管具有源漏极路径和栅极，所述传输晶体管的源漏极路径连接在所述第二极板和所述本列所对应的位线之间，所述传输晶体管的栅极耦合至所述本行所对应的字线。可选的，在所述的铁电存储器存储阵列结构中，所述铁电存储器存储阵列结构还包括基准电压产生电路，其中：所述基准电压产生电路包括多个基准子存储单元，所述基准子存储单元排列成多行2列的矩阵结构，每行所述基准子存储单元与所述扇出存储结构的一行子存储单元分享同一字线；所述基准子存储单元均与所述板线相连接，第一列的所述基准子存储单元输出第一基准电压，第二列的所述基准子存储单元输出第二基准电压；与选定的子存储单元相连接的所述板线的电压为电源电压；与选定的子存储单元相连接的所述字线的电压为电源电压，所述铁电电容器的所述第二极板和所述位线之间导通；所述位线上的电压为感测电压，所述第一基准电压与所述第二基准电压之差的二分之一为基准电压；所述感测电压与所述基准电压均耦合至所述多个感测电路。可选的，在所述的铁电存储器存储阵列结构中，所述铁电电容器包括第一电容器和第二电容器，所述传输晶体管包括第一晶体管和第二晶体管，所述位线包括真值位线及互补位线，其中：所述第一晶体管的源漏极路径连接在所述第一电容器的第二极板和本列所对应的真值位线之间，所述第二晶体管的源漏极路径连接在所述第二电容器的第二极板和本列所对应的互补位线之间；与选定的子存储单元相连接的所述板线的电压为电源电压；与选定的子存储单元相连接的所述字线的电压为电源电压，所述第一电容器的所述第二极板和所述真值位线之间导通，所述第二电容器的所述第二极板和所述互补位线之间导通；所述真值位线上的电压为感测电压，所述互补位线上的电压为基准电压；所述感测电压与所述基准电压均耦合至所述多个感测电路。可选的，在所述的铁电存储器存储阵列结构中，多个所述扇区按行布置，多个所述扇区排列成k行的矩阵结构；多个所述选择子电路模块按行布置，所述本文档来自技高网...

【技术保护点】
1.一种铁电存储器存储阵列结构，其特征在于，所述铁电存储器存储阵列结构包括多个扇区、多个感测耦合线、选择电路和多个感测电路，其中：/n所述选择电路包括多个选择子电路模块；/n每个所述扇区分别通过一个所述选择子电路模块与所述多个感测耦合线相连接；/n所述选择电路阵列中的一个选择子电路模块导通，其他选择子电路模块关断；/n所述多个感测耦合线与所述多个感测电路相连接，所述多个感测电路用于检测所述多个感测耦合线上的电压，以读取与其连接的扇区的存储数据。/n

【技术特征摘要】
1.一种铁电存储器存储阵列结构，其特征在于，所述铁电存储器存储阵列结构包括多个扇区、多个感测耦合线、选择电路和多个感测电路，其中：
所述选择电路包括多个选择子电路模块；
每个所述扇区分别通过一个所述选择子电路模块与所述多个感测耦合线相连接；
所述选择电路阵列中的一个选择子电路模块导通，其他选择子电路模块关断；
所述多个感测耦合线与所述多个感测电路相连接，所述多个感测电路用于检测所述多个感测耦合线上的电压，以读取与其连接的扇区的存储数据。


2.如权利要求1所述的铁电存储器存储阵列结构，其特征在于，所述扇区包括按行和列布置的多个子存储单元，其中：
在每个所述扇区中，多个所述子存储单元排列成i行j列的矩阵结构；
多个所述子存储单元均与板线相连接，同一行的所述子存储单元均与本行所对应的字线相连接，同一列的所述子存储单元均与本列所对应的位线相连接。


3.如权利要求2所述的铁电存储器存储阵列结构，其特征在于，所述子存储单元包括铁电电容器和传输晶体管，所述铁电电容器具有第一极板和第二极板，所述第一极板与所述板线相连接；
所述传输晶体管具有源漏极路径和栅极，所述传输晶体管的源漏极路径连接在所述第二极板和所述本列所对应的位线之间，所述传输晶体管的栅极耦合至所述本行所对应的字线。


4.如权利要求3所述的铁电存储器存储阵列结构，其特征在于，所述铁电存储器存储阵列结构还包括基准电压产生电路，其中：
所述基准电压产生电路包括多个基准子存储单元，所述基准子存储单元排列成多行2列的矩阵结构，每行所述基准子存储单元与扇出存储结构的一行子存储单元分享同一字线；
所述基准子存储单元均与所述板线相连接，第一列的所述基准子存储单元输出第一基准电压，第二列的所述基准子存储单元输出第二基准电压；
与选定的子存储单元相连接的所述板线的电压为电源电压；
与选定的子存储单元相连接的所述字线的电压为电源电压，所述铁电电容器的所述第二极板和所述位线之间导通；
所述位线上的电压为感测电压，所述第一基准电压与所述第二基准电压之差的二分之一为基准电压；
所述感测电压与所述基准电压均耦合至所述多个感测电路。


5.如权利要求3所述的铁电存储器存储阵列结构，其特征在于，所述铁电电容器包括第一电容器和第二电容器，所述传输晶体管包括第一晶体管和第二晶体管，所述位线包括真值位线及互补位线，其中：
所述第一晶体管的源漏极路径连接在所述第一电容器的第二极板和本列所对应的真值位线之间，所述第二晶体管的源漏极路径连接在所述第二电容器的第二极板和本列所对应的互补位线之间；
与选定的子存储单元相连接的所述板线的电压为电源电压；
与选定的子存储...

【专利技术属性】
技术研发人员：唐原，徐勤媛，徐仁泰，
申请(专利权)人：珠海拍字节信息科技有限公司，
类型：新型
国别省市：广东;44