【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域,尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中,随着超大规模集成电路的发展趋势,集成电路特征尺寸持续减小,为了适应更小的特征尺寸,金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)的沟道长度也相应不断缩短。然而,随着器件沟道长度的缩短,器件源极与漏极间的距离也随之缩短,因此栅极结构对沟道的控制能力随之变差,栅极电压夹断(pinchoff)沟道的难度也越来越大,使得亚阈值漏电(subthresholdleakage)现象,即所谓的短沟道效应(SCE:short-channeleffects)更容易发生。因此,为了更好的适应特征尺寸的减小,半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡,如鳍式场效应晶体管(FinFET)。FinFET中,栅极结构至少可以从两侧对超薄体(鳍部)进行控制,与平面MOSFET相比,栅极结构对沟道的控制能力更强,能 ...
【技术保护点】
1.一种半导体结构的形成方法,其特征在于,包括:/n提供基底,所述基底上形成有栅极结构;/n在所述栅极结构两侧的基底上形成第一外延层;/n在所述基底形成有所述第一外延层的一侧,形成覆盖所述基底表面的层间介质层;/n在所述层间介质层上形成暴露所述第一外延层的金属接触孔;/n在所述金属接触孔内形成第二外延层,所述第二外延层覆盖所述金属接触孔的底面,且表面低于所述层间介质层的表面;/n在所述金属接触孔内形成金属电极。/n
【技术特征摘要】
1.一种半导体结构的形成方法,其特征在于,包括:
提供基底,所述基底上形成有栅极结构;
在所述栅极结构两侧的基底上形成第一外延层;
在所述基底形成有所述第一外延层的一侧,形成覆盖所述基底表面的层间介质层;
在所述层间介质层上形成暴露所述第一外延层的金属接触孔;
在所述金属接触孔内形成第二外延层,所述第二外延层覆盖所述金属接触孔的底面,且表面低于所述层间介质层的表面;
在所述金属接触孔内形成金属电极。
2.如权利要求1所述的方法,其特征在于,在提供基底的步骤中,所述基底包括衬底和凸出于所述衬底的分立的多个鳍部;所述栅极结构横跨所述多个鳍部,且覆盖所述多个鳍部的部分顶部和部分侧壁;
所述在所述栅极结构两侧的基底上形成第一外延层的步骤包括:在所述栅极结构两侧的鳍部上形成第一外延层。
3.如权利要求2所述的方法,其特征在于,所述在所述层间介质层上形成暴露所述第一外延层的金属接触孔的步骤中,位于所述栅极结构同一侧的所述多个鳍部上的第一外延层暴露于一个金属接触孔内。
4.如权利要求1所述的方法,其特征在于;
所述在所述栅极结构两侧的基底上形成第一外延层的步骤具体为:在所述栅极结构两侧的基底上形成掺杂半导体层;
所述在所述金属接触孔内形成第二外延层的步骤具体为:在所述金属接触孔内形成本征半导体层。
5.如权利要求4所述的方法,其特征在于,在提供基底的步骤中,所述基底包括NMOS器件区和PMOS器件区,所述NMOS器件区和PMOS器件区内分别形成有所述栅极结构;
所述在所述栅极结构两侧的基底上形成掺杂半导体层的步骤包括:在所述NMOS器件区内形成N型掺杂半导体层,所述N型掺杂半导体层位于所述NMOS器件区内的栅极结构两侧的基底上;在所述PMOS器件区内形成P型掺杂半导体层,所述P型掺杂半导体层位于所述PMOS器件区内的栅极结构两侧的基底上;
所述在所述金属接触孔内形成本征半导体层的步骤包括:在所述NMOS器件区和所述PMOS器件区的金属接触孔内同时形成本征半导体层。
6.如权利要求1所述的方法,其特征在于:
所述在所述栅极结构两侧的基底上形成第一外延层的步骤具体为:在所述栅极结构两侧的基底上形成本征半导体层;
所述在所述金属接触孔内形成第二外延层的步骤具体为:在所述金属接触孔内形成掺杂半导体层。
7.如权利要求6所述的方法,其特征在于,在提供基底的步骤中,所述基底包括NMOS器件区和PMOS器件区,其中,所述NMOS器件区和PMOS器件区内均形成有栅极结构;
所述在所述栅极结构两侧的基底上形成本征半导体层的步骤包括:在所述NMOS器件区和所述PMOS器件区的栅极结构两侧的基底上同时形成本征半导体层;
所述在所述金属接触孔内形成掺杂半导体层的步骤包括:形成图形化的N型掩膜层,所述N型掩膜层暴露所述NMOS器件区,覆盖所述PMOS器件区;以所述N型掩膜层为掩膜,在所述NMOS器件区的金属接触孔内形成N型掺杂半导体层;形成图形化的P型掩膜层,所述P型掩膜层暴露所述PMOS器件区,覆盖所述NMOS器件区;以所述P型掩膜层为掩膜,在所述PMOS器件区的金属接触孔内形成P型掺杂半导体层。
8.如权利要求7所述的方法,其特征在于,所述在所述层间介质层上形成暴露所述第一外延层...
【专利技术属性】
技术研发人员:王楠,
申请(专利权)人:中芯国际集成电路制造上海有限公司,中芯国际集成电路制造北京有限公司,
类型:发明
国别省市:上海;31
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