一种基于多米诺逻辑电路的抗单粒子翻转加固电路及加固方法技术

本发明专利技术公开了一种基于多米诺逻辑电路的抗单粒子翻转加固电路及加固方法，通过在两级触发器电路中，对每级触发器的输出端增加反馈电路，将对应反馈电路的输出返还至触发器电路中，确保该触发器电路受到粒子轰击发生翻转时，进行反馈调整恢复；同时构建包括两级触发器备份电路和设置于两级触发器备份电路输出端的反馈备份电路的加固备份电路，所述加固备份电路与触发反馈电路配合，通过降低两点同时翻转几率实现增加抗单粒子翻转加固稳定性。本发明专利技术通过触发反馈电路和固定备份电路结合，当某一节点受到打击发生上拉或下拉时，可通过其他节点的反馈迅速恢复，大大降低输出错误概率。旨在解决现有技术中存在的触发器加固负载高、建立时间长以及速度慢的技术问题。

【技术实现步骤摘要】
一种基于多米诺逻辑电路的抗单粒子翻转加固电路及加固方法
本专利技术涉及多米诺逻辑电路，尤其涉及一种基于多米诺逻辑电路的抗单粒子翻转加固电路及加固方法。
技术介绍
在空间和军事电路系统中，很多集成电路不可避免受到辐射作用，由于辐射作用会使集成电路的性能降低甚至错误失效，导致整个电路系统瘫痪崩溃失效。辐射存在三种失效模式：总剂量效应、单粒子效应、剂量率效应。其中单粒子效应是高速电路可靠性方面最主要问题。在目前的超高速芯片设计领域，多米诺逻辑电路是常用的结构。在超高速DAC应用领域，在电流和电压开关控制前级，通常是需要数据锁存和数据编码，传统的实现方式如图1所示。传统方式需要互补数据信号和互补时钟，其建立时间要求更高，当时钟频率达到4GHz以上，数据稳定采样已经很难保证了。针对此种结构进行传统的三模冗余或DICE加固会进一步降低其速度，同时晶体管数量大大增加，在版图空间有限的情况下，无法拉开晶体管之间的间距，大大降低了单粒子加固的效果。针对时钟频率大幅提升的情况，传统的结构已经无法满足数据的正确锁存和编码了，如图2是一种用于数据通路的高速多米诺编码电路，集成了数据锁存和编码功能，其特点是建立时间短，速度快，可同时实现数据采样和编码功能，实现相同功能的管子数量大大减少，给单粒子加固留有更大的版图空间。图2所示的电路在单粒子入射的情况下，当A1，B1，D1点受到粒子轰击时，其翻转信息将保留下来，并传导到输出，造成逻辑错误。模拟LET值等于30MeV/cm2.mg，入射深度2um，其模拟结果如图3所示，在一段时间内发生了两次翻转。因此，如何实现触发器加固以提高集成电路的抗单粒子打击能力，是一个亟需解决的技术问题。上述内容仅用于辅助理解本专利技术的技术方案，并不代表承认上述内容是现有技术。
技术实现思路
本专利技术的主要目的在于提供一种基于多米诺逻辑电路的抗单粒子翻转加固电路及加固方法，旨在解决现有技术中存在的触发器加固负载高、建立时间长以及速度慢的技术问题。为实现上述目的，本专利技术提出一种基于多米诺逻辑电路的抗单粒子翻转加固电路，所述抗单粒子翻转加固电路包括：触发反馈电路、加固备份电路和差分电路，所述触发反馈电路包括两级触发器电路以及设置于每级触发器电路输出端的反馈电路，通过将对应反馈电路的输出返还至触发器电路中，确保该触发器电路受到粒子轰击发生翻转时，进行反馈调整恢复；所述加固备份电路包括两级触发器备份电路和设置于每级触发器备份电路输出端的反馈备份电路，所述加固备份电路与触发反馈电路配合，经由连接触发反馈电路输出端和加固备份电路输出端的差分电路进行输出，通过降低两点同时翻转几率实现增加抗单粒子翻转加固稳定性。优选的，一种基于多米诺逻辑电路的抗单粒子翻转加固电路，所述触发反馈电路包括第一触发器电路、第一反馈电路、第二触发器电路和第二反馈电路；所述备份电路包括第一触发器备份电路、第一反馈电路备份电路、第二触发器备份电路和第二反馈电路备份电路；所述第一触发器电路的数据输入端和第一触发器备份电路的数据输入端连接数据输入端口Data_in，作为抗单粒子翻转加固电路的数据输入；所述差分电路的第一输出端和第二输出端连接数据差分第一输出端口Q和数据差分第二输出端口QN，作为抗单粒子翻转加固电路的差分数据输出；所述第一触发器电路和第一触发器备份电路的时钟输入端连接差分时钟第一输入端口CLKP；所述第二触发器电路和第二触发器备份电路的时钟输入端连接差分时钟第二输入端口CLKN；优选的，第一触发器电路的数据输出端连接第一反馈电路的第一数据输入端和第二触发器电路的数据输入端；所述第一反馈电路的数据输出端反馈连接于第一触发器电路；所述第二触发器电路的数据输出端连接第二反馈电路的第一数据输入端和差分电路的第一数据输入端；所述第二反馈电路的数据输出端连接差分电路的第二数据输入端的同时，反馈连接于第二触发器电路；优选的，第一触发器备份电路的数据输出端连接第一反馈备份电路的第一数据输入端和第二触发器备份电路的数据输入端；所述第一反馈备份电路的数据输出端反馈连接于第一触发器备份电路；所述第二触发器备份电路的数据输出端连接第二反馈备份电路的第一数据输入端和差分电路的第三数据输入端；所述第二反馈备份电路的数据输出端连接差分电路的第四数据输入端的同时，反馈连接于第二触发器备份电路；其中：所述第一触发器电路的数据输出端还与第一反馈备份电路的第二数据输入端连接，所述第一触发器备份电路的数据输出端还与第一反馈备份电路的第二数据输入端连接；所述第二触发器电路的数据输出端还与第二反馈备份电路的第二数据输入端连接，所述第二触发器备份电路的数据输出端还与第二反馈备份电路的第二数据输入端连接。优选的，一种基于多米诺逻辑电路的抗单粒子翻转加固电路，所述第一触发器电路包括PMOS管MP1、MP2和NMOS管MN1、MN2、MN3，所述第一触发器备份电路包括PMOS管MP1’、MP2’和NMOS管MN1’、MN2’、MN3’；其中：所述MP1的栅极和MN2的栅极的连接输出端连接第一触发器电路的数据输入端，MN2和MN3的源极连接GND，MP1和MP2的源极连接VDD，所述MN1的栅极连接差分时钟第一输入端CLKP；所述MP1’的栅极和MN2’的栅极的连接输出端连接第一触发器备份电路的数据输入端，MN2’和MN3’的源极连接GND，MP1’和MP2’的源极连接VDD，所述MN1’的栅极连接差分时钟第一输入端CLKP；所述MP1的漏极和MN1的漏极的连接输出端连接MN3的栅极和MP2’的栅极，所述MN1的源极连接MN2的漏极，MP2的漏极和MN3的漏极连接输出端作为第一触发器电路的数据输出端；所述MP1’的漏极和MN1’的漏极的连接输出端连接MN3’的栅极和MP2的栅极，所述MN1的源极连接MN2的漏极，MP2的漏极和MN3的漏极连接输出端作为第一触发器备份电路的数据输出端。优选的，一种基于多米诺逻辑电路的抗单粒子翻转加固电路，所述第一反馈电路包括PMOS管MP5和NMOS管MN7、MN8，所述第一反馈备份电路包括PMOS管MP5’和NMOS管MN7’、MN8’；其中：所述MP5的源极连接VDD，所述MN8的源极连接GND，所述MN7的栅极连接差分时钟第二输入端CLKN；所述MP5’的源极连接VDD，所述MN8’的源极连接GND，所述MN7’的栅极连接差分时钟第二输入端CLKN；所述MP5的栅极连接第一触发器电路的数据输出端，所述MP5的漏极和MN7的漏极的连接输出端反馈连接至第一触发器电路与MP1漏极和MN1漏极的连接输出端共同输出，所述MN7的源极连接MN8的漏极，所述MN8的栅极连接第一触发器备份电路的数据输出端；所述MP5’的栅极连接第一触发器电路的数据输出端，所述MP5’的漏极和MN7’的漏极的连接输出端反馈连接至第一触发器备份电路与MP1’漏极和MN1’漏极的连接输出端共同输出，所述MN7’的源极连接MN8’的漏极，所述MN8’的栅极连接第一触发器电本文档来自技高网...

【技术保护点】
1.一种基于多米诺逻辑电路的抗单粒子翻转加固电路，其特征在于，所述抗单粒子翻转加固电路包括：触发反馈电路、加固备份电路和差分电路，所述触发反馈电路包括两级触发器电路以及设置于每级触发器电路输出端的反馈电路，通过将对应反馈电路的输出返还至触发器电路中，确保该触发器电路受到粒子轰击发生翻转时，进行反馈调整恢复；所述加固备份电路包括两级触发器备份电路和设置于每级触发器备份电路输出端的反馈备份电路，所述加固备份电路与触发反馈电路配合，经由连接触发反馈电路输出端和加固备份电路输出端的差分电路进行输出，通过降低两点同时翻转几率实现增加抗单粒子翻转加固稳定性。/n

【技术特征摘要】
1.一种基于多米诺逻辑电路的抗单粒子翻转加固电路，其特征在于，所述抗单粒子翻转加固电路包括：触发反馈电路、加固备份电路和差分电路，所述触发反馈电路包括两级触发器电路以及设置于每级触发器电路输出端的反馈电路，通过将对应反馈电路的输出返还至触发器电路中，确保该触发器电路受到粒子轰击发生翻转时，进行反馈调整恢复；所述加固备份电路包括两级触发器备份电路和设置于每级触发器备份电路输出端的反馈备份电路，所述加固备份电路与触发反馈电路配合，经由连接触发反馈电路输出端和加固备份电路输出端的差分电路进行输出，通过降低两点同时翻转几率实现增加抗单粒子翻转加固稳定性。


2.如权利要求1所述的一种基于多米诺逻辑电路的抗单粒子翻转加固电路，其特征在于，所述触发反馈电路包括第一触发器电路、第一反馈电路、第二触发器电路和第二反馈电路；所述备份电路包括第一触发器备份电路、第一反馈电路备份电路、第二触发器备份电路和第二反馈电路备份电路；所述第一触发器电路的数据输入端和第一触发器备份电路的数据输入端连接数据输入端口Data_in，作为抗单粒子翻转加固电路的数据输入；所述差分电路的第一输出端和第二输出端连接数据差分第一输出端口Q和数据差分第二输出端口QN，作为抗单粒子翻转加固电路的差分数据输出；所述第一触发器电路和第一触发器备份电路的时钟输入端连接差分时钟第一输入端口CLKP；所述第二触发器电路和第二触发器备份电路的时钟输入端连接差分时钟第二输入端口CLKN；
所述第一触发器电路的数据输出端连接第一反馈电路的第一数据输入端和第二触发器电路的数据输入端；所述第一反馈电路的数据输出端反馈连接于第一触发器电路；所述第二触发器电路的数据输出端连接第二反馈电路的第一数据输入端和差分电路的第一数据输入端；所述第二反馈电路的数据输出端连接差分电路的第二数据输入端的同时，反馈连接于第二触发器电路；
所述第一触发器备份电路的数据输出端连接第一反馈备份电路的第一数据输入端和第二触发器备份电路的数据输入端；所述第一反馈备份电路的数据输出端反馈连接于第一触发器备份电路；所述第二触发器备份电路的数据输出端连接第二反馈备份电路的第一数据输入端和差分电路的第三数据输入端；所述第二反馈备份电路的数据输出端连接差分电路的第四数据输入端的同时，反馈连接于第二触发器备份电路；
其中：所述第一触发器电路的数据输出端还与第一反馈备份电路的第二数据输入端连接，所述第一触发器备份电路的数据输出端还与第一反馈备份电路的第二数据输入端连接；所述第二触发器电路的数据输出端还与第二反馈备份电路的第二数据输入端连接，所述第二触发器备份电路的数据输出端还与第二反馈备份电路的第二数据输入端连接。


3.如权利要求2所述的一种基于多米诺逻辑电路的抗单粒子翻转加固电路，其特征在于，所述第一触发器电路包括PMOS管MP1、MP2和NMOS管MN1、MN2、MN3，所述第一触发器备份电路包括PMOS管MP1’、MP2’和NMOS管MN1’、MN2’、MN3’；其中：
所述MP1的栅极和MN2的栅极的连接输出端连接第一触发器电路的数据输入端，MN2和MN3的源极连接GND，MP1和MP2的源极连接VDD，所述MN1的栅极连接差分时钟第一输入端CLKP；
所述MP1’的栅极和MN2’的栅极的连接输出端连接第一触发器备份电路的数据输入端，MN2’和MN3’的源极连接GND，MP1’和MP2’的源极连接VDD，所述MN1’的栅极连接差分时钟第一输入端CLKP；
所述MP1的漏极和MN1的漏极的连接输出端连接MN3的栅极和MP2’的栅极，所述MN1的源极连接MN2的漏极，MP2的漏极和MN3的漏极连接输出端作为第一触发器电路的数据输出端；
所述MP1’的漏极和MN1’的漏极的连接输出端连接MN3’的栅极和MP2的栅极，所述MN1的源极连接MN2的漏极，MP2的漏极和MN3的漏极连接输出端作为第一触发器备份电路的数据输出端。


4.如权利要求3所述的一种基于多米诺逻辑电路的抗单粒子翻转加固电路，其特征在于，所述第一反馈电路包括PMOS管MP5和NMOS管MN7、MN8，所述第一反馈备份电路包括PMOS管MP5’和NMOS管MN7’、MN8’；其中：
所述MP5的源极连接VDD，所述MN8的源极连接GND，所述MN7的栅极连接差分时钟第二输入端CLKN；
所述MP5’的源极连接VDD，所述MN8’的源极连接GND，所述MN7’的栅极连接差分时钟第二输入端CLKN；
所述MP5的栅极连接第一触发器电路的数据输出端，所述MP5的漏极和MN7的漏极的连接输出端反馈连接至第一触发器电路与MP1漏极和MN1漏极的连接输出端共同输出，所述MN7的源极连接MN8的漏极，所述MN8的栅极连接第一触发器备份电路的数据输出端；
所述MP5’的栅极连接第一触发器电路的数据输出端，所述MP5’的漏极和MN7’的漏极的连接输出端反馈连接至第一触发器备份电路与MP1’漏极和MN1’漏极的连接输出端共同输出，所述MN7’的源极连接MN8’的漏极，所述MN8’的栅极连接第一触发器电路的数据输出端。

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【专利技术属性】
技术研发人员：蒲佳，何善亮，郑培，
申请(专利权)人：成都振芯科技股份有限公司，
类型：发明
国别省市：四川;51