一种新型毫米波亚采样DDS混频小数分频锁相环结构制造技术

本发明专利技术公开了一种新型毫米波亚采样DDS混频小数分频锁相环结构，包括：缓冲器、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS、DAC、乘法器、电压电流转换电路、低通滤波器、第一反相器链F1、第二反相器链F2、分频器和压控振荡器。本发明专利技术在采样输出过后再进行混频，需要的DDS输出频率大大降低，降低了功耗的同时，可以达到很好的线性度和很低的功耗。本发明专利技术的特点是DDS输出信号频率高分辨率特性不受锁相环影响，锁相环使频率合成器可以以最小频率步进在较宽频率范围内跳变，DDS则提供在较窄频率范围可以以很小频率步进跳变的能力。因此其宽带变频速度取决于锁相环环路锁定时间，环路锁定后的窄带变频速度则取决于DDS的变频时间。

【技术实现步骤摘要】
一种新型毫米波亚采样DDS混频小数分频锁相环结构
本专利技术属于模数混合集成电路
，具体涉及一种新型毫米波亚采样DDS混频小数分频锁相环结构。
技术介绍
锁相环(PLL，PhaseLockedLoop)就是锁定相位的反馈环路，它是一种典型的反馈控制电路。它利用外部输入的参考信号控制环路内部振荡信号的频率和相位。实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。随着5G的发展，业界对锁相环的频率和相位噪声要求越来越高。较差的杂散和相位噪声会导致相邻通道信号的频谱混叠，降低信噪比。传统的鉴频鉴相电荷泵锁相环中的杂散主要来自于电荷泵充放电电流的失配。请参见图1，图1是现有技术提供的一种典型的锁相环的电路结构示意图，图1的锁相环主要模块包括鉴相器(PD，PhaseDetector)、环路的低通滤波器和压控振荡器(VCO，Voltage-ControlledOscillator)。鉴相器具有两个输入信号，分别是参考信号以及压控振荡器的输出信号。鉴相器把参考信号和输出信号的相位差信号转换成电压信号，并将电压信号送到低通滤波器里，本文档来自技高网...

【技术保护点】
1.一种新型毫米波亚采样DDS混频小数分频锁相环结构，其特征在于，包括：缓冲器、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS、DAC、乘法器、电压电流转换电路、低通滤波器、第一反相器链F1、第二反相器链F2、分频器和压控振荡器，其中，/n所述缓冲器的第一输出端、第二输出端分别连接所述DDS的第一输入端和第二输入端，所述缓冲器的第一输出端、第二输出端还分别连接所述第一亚采样鉴相器PD1的第一输入端和第二输入端，且所述缓冲器的第一输出端、第二输出端还分别连接所述第二亚采样鉴相器PD2的第一输入端和第二输入端；/n所述DDS的第一输出端、第二输出端分别连接所述DAC的第一输入端和第二输入端...

【技术特征摘要】
1.一种新型毫米波亚采样DDS混频小数分频锁相环结构，其特征在于，包括：缓冲器、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS、DAC、乘法器、电压电流转换电路、低通滤波器、第一反相器链F1、第二反相器链F2、分频器和压控振荡器，其中，
所述缓冲器的第一输出端、第二输出端分别连接所述DDS的第一输入端和第二输入端，所述缓冲器的第一输出端、第二输出端还分别连接所述第一亚采样鉴相器PD1的第一输入端和第二输入端，且所述缓冲器的第一输出端、第二输出端还分别连接所述第二亚采样鉴相器PD2的第一输入端和第二输入端；
所述DDS的第一输出端、第二输出端分别连接所述DAC的第一输入端和第二输入端，所述DAC的第一输出端、第二输出端、第三输出端和第四输出端均连接所述乘法器，所述第一亚采样鉴相器PD1的第一输出端和第二输出端、所述第二亚采样鉴相器PD2的第一输出端和第二输出端均连接所述乘法器；
所述乘法器的第一输出端和第二输出端连接所述电压电流转换电路，所述电压电流转换电路的输出端通过所述低通滤波器连接至所述压控振荡器，所述压控振荡器的第一输出端通过所述第一反相器链F1连接至所述分频器的第一输入端，所述压控振荡器的第二输出端通过第二反相器链F2连接至所述分频器的第二输入端，所述分频器的第一输出端和第二输出端均连接至所述第一亚采样鉴相器PD1的控制端，所述分频器的第三输出端和第四输出端均连接至所述第二亚采样鉴相器PD2的控制端。


2.根据权利要求1所述的锁相环结构，其特征在于，所述第一亚采样鉴相器PD1包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、电容C3和电容C4，其中，
所述缓冲器的第一输出端连接所述晶体管M1的源极、所述晶体管M4的源极，所述缓冲器的第二输出端连接所述晶体管M3的源极和所述晶体管M5的源极，所述晶体管M1的漏极连接所述晶体管M3的漏极、所述晶体管M2的源极，所述晶体管M5的漏极连接所述晶体管M4的漏极、所述晶体管M6的源极，所述晶体管M2的漏极连接所述电容C3的第一端和所述乘法器，所述电容C3的第二端连接接地端，所述晶体管M2的源极还连接所述晶体管M2的漏极，所述晶体管M3的栅极和所述晶体管M4的栅极连接接地端，所述晶体管M6的漏极连接所述电容C4的第一端和所述乘法器，所述电容C4的第二端连接接地端，所述晶体管M6的源极还连接所述晶体管M6的漏极，所述晶体管M1的栅极和所述晶体管M5的栅极连接所述分频器的第一输出端，所述晶体管M2的栅极和所述晶体管M6的栅极连接所述分频器的第二输出端。


3.根据权利要求2所述的锁相环结构，其特征在于，所述晶体管M2和所述晶体管M6的尺寸为所述晶体管M1和所述晶体管M5的一半，所述晶体管M3和所述晶体管M4的尺寸与所述晶体管M1和所述晶体管M5的尺寸相同。


4.根据权利要求1所述的锁相环结构，其特征在于，所述第二亚采样鉴相器PD2包括晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管M12、电容C5和电容C6，其中，
所述缓冲器的第一输出端连接所述晶体管M7的源极、所述晶体管M10的源极，所述缓冲器的第二输出端连接所述晶体管M9的源极和所述晶体管M11的源极，所述晶体管M7的漏极连接所述晶体管M9的漏极、所述晶体管M8的源极，所述晶体管M11的漏极连接所述晶体管M10的漏极、所述晶体管M12的源极，所述晶体管M8的漏极连接所述电容C5的第一端和所述乘法器，所述电容C5的第二端连接接地端，所述晶体管M8的源极还连接所述晶体管M8的漏极，所述晶体管M9的栅极和所述晶体管M10的栅极连接接地端，所述晶体管M12的漏极连接所述电容C6的第一端和所述乘法器，所述电容C6的第二端连接接地端，所述晶体管M12的源极还连接所述晶体管M12的漏极，所述晶体管M7的栅极和所述晶体管M11的栅极连接所述分频器的第三输出端，所述晶体管M8的栅极和所述晶体管M12的栅极连接所述分频器的第四输出端。


5.根据权利要求4所述的锁相环结构，其特征在于，所述晶体管M8和所述晶体管M12的尺寸为所述晶体管M7和所述晶体管M11的一半，所述晶体管M9和所述晶体管M10的尺寸与所述晶体管M7和所述晶体管M11的尺寸相同。


6.根据权利要求1所述的锁相环结构，其特征在于，所述乘法器包括晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、晶体管M19、晶体管M20、晶体管M21、晶体管M22、晶体管M23、晶体管...

【专利技术属性】
技术研发人员：刘马良，肖金海，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61