用于锁相环路中精细控制相位/频率偏移的方法和电路技术

实现方式提供了一种锁相环路(PLL)装置，包括：相位和频率检测器(PFD)与电荷泵(CP)部分；低通滤波器；压控振荡器(VCO)，所述VCO由所述低通滤波器驱动以生成VCO时钟信号；多个分频器，被配置来接收所述VCO时钟信号并分阶段对所述VCO时钟信号进行分频以生成一系列静态分频的VCO时钟信号和动态分频的VCO时钟信号；反馈部分，所述反馈部分包括：第一组件，被配置来接收所述动态分频的VCO时钟信号并生成指示器信号；以及第二组件，被配置来根据所述指示器信号进行多路复用以生成用于所述PFD与CP部分的反馈时钟信号集；以及主相位/频率控制引擎，被配置来断言对至少一个分频器的分频控制和对多路复用网络的多路复用控制。

【技术实现步骤摘要】
【国外来华专利技术】用于锁相环路中精细控制相位/频率偏移的方法和电路
本公开总体上涉及锁相环路(PLL)装置，并且更具体地，涉及动态分频器PLL装置。
技术介绍
PLL装置通常分成两类：静态分频器PLL和动态分频器PLL。整数N型PLL通常是静态分频器PLL。分数N型PLL可以是任一种分频器PLL，但通常落入动态分频器PLL的类别。
技术实现思路
在一个方面，一些实现方式提供了一种锁相环路(PLL)装置，包括：相位和频率检测器(PFD)与电荷泵(CP)部分，所述相位和频率检测器(PFD)与电荷泵(CP)部分被配置来：(i)接收参考时钟信号和反馈时钟信号集，并且(ii)基于所述参考时钟信号与所述反馈时钟信号集之间的差来生成输出信号；低通滤波器，所述低通滤波器被配置来从所述PFD与CP部分接收所述输出信号；压控振荡器(VCO)，所述VCO由所述低通滤波器驱动以生成VCO时钟信号；第一分频器，所述第一分频器被配置来接收所述VCO时钟信号，并且按第一静态因子对所述VCO时钟信号进行分频以生成第一静态分频的VCO时钟信号；第二分频器，所述第二分频器被配置本文档来自技高网...

【技术保护点】
1.一种锁相环路(PLL)装置，包括：/n相位和频率检测器(PFD)与电荷泵(CP)部分，所述相位和频率检测器(PFD)与电荷泵(CP)部分被配置来(i)接收参考时钟信号和反馈时钟信号集，并且(ii)基于所述参考时钟信号与所述反馈时钟信号集之间的差生成输出信号；/n低通滤波器，所述低通滤波器被配置来从所述PFD与CP部分接收所述输出信号；/n压控振荡器(VCO)，所述VCO由所述低通滤波器驱动以生成VCO时钟信号；/n第一分频器，所述第一分频器被配置来接收所述VCO时钟信号，并且按第一静态因子对所述VCO时钟信号进行分频以生成第一静态分频的VCO时钟信号；/n第二分频器，所述第二分频器被配置来...

【技术特征摘要】
【国外来华专利技术】20171219 US 15/846,3531.一种锁相环路(PLL)装置，包括：
相位和频率检测器(PFD)与电荷泵(CP)部分，所述相位和频率检测器(PFD)与电荷泵(CP)部分被配置来(i)接收参考时钟信号和反馈时钟信号集，并且(ii)基于所述参考时钟信号与所述反馈时钟信号集之间的差生成输出信号；
低通滤波器，所述低通滤波器被配置来从所述PFD与CP部分接收所述输出信号；
压控振荡器(VCO)，所述VCO由所述低通滤波器驱动以生成VCO时钟信号；
第一分频器，所述第一分频器被配置来接收所述VCO时钟信号，并且按第一静态因子对所述VCO时钟信号进行分频以生成第一静态分频的VCO时钟信号；
第二分频器，所述第二分频器被配置来接收所述第一静态分频的VCO时钟信号，并且按第二静态因子对所述第一静态分频的VCO时钟信号进行进一步分频以生成第二静态分频的VCO时钟信号，所述第二静态分频的VCO时钟信号能够用作所述PLL装置的输出信号；
第三分频器，所述第三分频器被配置来接收所述第一静态分频的VCO时钟信号，并且能够在第一动态分频比与第二动态分频比之间对所述第一静态分频的VCO时钟信号进行分频以生成第三静态分频的VCO时钟信号；
反馈部分，所述反馈部分包括：
第一组件，所述第一组件：(i)由所述VCO时钟信号或具有相位变化但不具有分频的所述VCO时钟信号钟控，并且(ii)被配置来接收所述第三静态分频的VCO时钟信号并生成指示器信号；以及
第二组件，所述第二组件被配置来接收所述指示器信号，并且根据所述指示器信号进行多路复用以便以由所述VCO时钟信号而不是由其分频确定的时钟粒度生成用于所述PFD与CP部分的所述反馈时钟信号集；以及
主相位/频率控制引擎，所述主相位/频率控制引擎被配置来断言对所述第三分频器的第一分频控制和对所述多路复用网络的第二多路复用控制。


2.如权利要求1所述的PLL装置，其中所述反馈部分的所述第一组件包括移位寄存器。


3.如权利要求2所述的PLL装置，其中所述移位寄存器被配置来生成所述指示器信号，所述指示器信号包括第一指示信号和第二指示信号，其中所述第一指示信号比所述第二指示信号提前一个时钟周期。


4.如权利要求2所述的PLL装置，其中所述反馈部分的所述第二组件包括多路复用网络，所述多路复用网络生成多个反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。


5.如权利要求2所述的PLL装置，其中所述相位和频率检测器(PFD)与电荷泵(CP)部分包括相位和频率检测器(PFD)与电荷泵(CP)的多个实例，相位和频率检测器(PFD)与电荷泵(CP)的每个实例分别接收来自所述反馈时钟信号集的特定反馈信号。


6.如权利要求1所述的PLL装置，其中所述反馈部分的所述第一组件包括多个移位寄存器。


7.如权利要求6所述的PLL装置，其中来自所述反馈部分的所述第一组件的每个移位寄存器由具有相应相移但不具有分频的所述VCO时钟信号钟控，并且其中所述相应相移在所述VCO时钟信号的完整时钟周期内均匀地间隔。


8.如权利要求6所述的PLL装置，其中所述...

【专利技术属性】
技术研发人员：艾伦·C·罗杰斯，拉古亨·巴格万，
申请(专利权)人：模拟比特公司，
类型：发明
国别省市：美国;US