具有二阶动态加权算法的基于电荷的数模转换器制造技术

本发明专利技术公开了一种方法，该方法包括：接收数模转换器(DAC)的样本；基于对单元DAC的输入的先前分割将该样本分割到该单元DAC以消除该DAC的输出中由该单元DAC的增益失配所导致的积分非线性度，包括通过递归n阶分割算法分割对该单元DAC的DAC输入的样本。该算法包括对于每个DAC输入：确定该DAC输入的第一分割，该第一分割将消除(n‑1)阶先前积分非线性度；将该第一分割的等效DAC输入添加到该DAC输入以获得总DAC输入；使用该总DAC输入对该单元DAC的输入的一阶施加以产生DAC输入的第二分割；对该第一分割和该第二分割求和以产生最终分割；以及基于该最终分割来计算每一阶积分处的非线性度余数。

【技术实现步骤摘要】
【国外来华专利技术】具有二阶动态加权算法的基于电荷的数模转换器优先权本申请要求2018年4月30日提交的美国临时专利申请第62/664,511号的优先权，所述申请的内容据此全文并入。
本公开涉及用于数模转换(DAC)的电路，并且更具体地涉及一种具有二阶动态加权平均算法的基于电荷的数模转换器。
技术介绍
如今在用于消费者、工业应用等的电子器件中广泛使用模数转换器(ADC)。通常，模数转换器包括用于接收模拟输入信号并且输出与模拟输入信号成比例的数字值的电路。该数字输出值通常呈并行字或串行数字位串的形式。存在许多类型的模数转换方案，诸如电压-频率转换、电荷重分布、积分调制及其他。通常，这些转换方案中的每个转换方案具有其优点和缺点。已经看到越来越多使用的一种类型的模数转换器是基于开关电容器的Σ-Δ转换器(sigma-deltaconverter)。
技术实现思路
本公开的实施方案包括一种数模转换器(DAC)。该DAC可包括加法电路。该加法电路可通过模拟电路、数字电路或由处理器执行的指令的任何合适的组合来实施。尽管DAC可包括至少两个单元本文档来自技高网...

【技术保护点】
1.一种数模转换器(DAC)，所述DAC包括：/n加法电路；/n至少两个单元DAC，所述至少两个单元DAC并联连接，其中：/n每个单元DAC：/n包括单元DAC输入；/n被配置为以与时钟信号同步的固有线性方式输出与所述单元DAC的单元DAC输入成比例的模拟值；/n当与所述DAC的其他单元DAC相比时包括增益失配；/n所述加法电路被配置为对所述单元DAC的输出进行求和并且输出所述和作为所述DAC的输出；和/n计算电路，所述计算电路被配置为：/n接收根据所述时钟信号采样的DAC输入的多个连续样本；/n对于所接收的每个样本，基于对所述单元DAC的输入的先前分割来分割对所述单元DAC的DAC输入的所述...

【技术特征摘要】
【国外来华专利技术】20180430 US 62/664,511;20190425 US 16/394,3921.一种数模转换器(DAC)，所述DAC包括：
加法电路；
至少两个单元DAC，所述至少两个单元DAC并联连接，其中：
每个单元DAC：
包括单元DAC输入；
被配置为以与时钟信号同步的固有线性方式输出与所述单元DAC的单元DAC输入成比例的模拟值；
当与所述DAC的其他单元DAC相比时包括增益失配；
所述加法电路被配置为对所述单元DAC的输出进行求和并且输出所述和作为所述DAC的输出；和
计算电路，所述计算电路被配置为：
接收根据所述时钟信号采样的DAC输入的多个连续样本；
对于所接收的每个样本，基于对所述单元DAC的输入的先前分割来分割对所述单元DAC的DAC输入的所述样本，使得所述单元DAC输入之和等于所述DAC的输入；
使用多个连续DAC输出的积分，消除所述DAC的输出中由所述单元DAC的所述增益失配所导致的积分非线性度；以及
通过递归n阶分割算法分割对所述单元DAC的DAC输入的样本，其中n大于一，对于每个DAC输入，所述分割包括将所述计算电路配置为：
确定所述DAC输入的第一分割，所述第一分割将消除(n-1)阶先前积分的非线性度；
计算DAC输入的所述第一分割的等效DAC输入；
将所述等效DAC输入添加到所述DAC输入以获得总DAC输入；
使用一阶算法将所述总DAC输入施加到所述单元DAC的所述输入以消除n阶先前积分的非线性度并且产生DAC输入的第二分割；
对DAC输入的所述第一分割与DAC输入的所述第二分割进行求和以产生最终分割，所述最终分割用作对所述单元DAC的输入以用于所述DAC输入的当前样本；以及
基于DAC输入的所述最终分割计算每一阶积分处的非线性度余数。


2.根据权利要求1所述的DAC，其中所述计算电路被进一步配置为通过以连续输入的平均值分割DAC输入来消除所述DAC的非线性度，使得每一阶积分处的每个单元DAC输入针对所述分割算法中所定义的每一阶积分接收相同的输入积分值。


3.根据权利要求1至2中任一项所述的DAC，其中：
要由每个单元DAC输出的所述模拟值包括与所述每个单元DAC的单元DAC输入成比例的待转移电荷；并且
所述DAC的所述输出等于由所述单元DAC转移的电荷之和。


4.根据权利要求1至3中任一项所述的DAC，其中所述计算电路被进一步配置为：
在通过将非线性度积分到n阶来消除所述DAC的非线性度的分割算法期间，确定结果无法收敛；
在确定结果无法收敛时，执行另一分割算法以通过将非线性度积分到低于所述n阶的阶数来消除所述DAC的非线性度。


5.根据权利要求4所述的DAC，其中所述计算电路被进一步配置为在执行所述另一算法以通过将非线性度积分到低于所述n阶的所述阶数来消除所述DAC的非线性度之后，再使用所述算法以通过将非线性度积分到所述n阶来消除所述DAC的非线性度。


6.根据权利要求1至5中任一项所述的DAC，其中所述计算电路被进一步配置为：
定义分割顺序，其中单元DAC以根据所述定义的顺序的优先级从所述DAC输入被指派输入。


7.根据权利要求6所述的DAC，其中所述计算电路被进一步配置为在对所述单元DAC的DAC输入的连续分割之间置乱所述定义的顺序，所述置乱被配置为破坏所述DAC的输出的周期性。


8.根据权利要求6至7中任一项所述的DAC，其中：
所述计算电路被进一步配置为访问由分割算法使用的用于每一阶积分的存储器；
每个存储器包括二维存储器位置阵列；
每个二维阵...

【专利技术属性】
技术研发人员：V·奎凯姆波伊克斯，E·卡莱蒂，
申请(专利权)人：微芯片技术股份有限公司，
类型：发明
国别省市：美国;US