抗单粒子功能中断的D触发器设计方法技术

本发明专利技术公开了一种抗单粒子功能中断的D触发器，该D触发器采用特殊设计的加固DICE结构，该结构由时钟冗余电路，主DICE锁存器，从DICE锁存器，延时滤波电路，相位转换电路组成。该D触发器中的相位转换电路通过相位延时的方法，屏蔽掉作用在时钟沿的单粒子干扰信号，电路中的时钟冗余电路产生两路时钟，分别控制主DICE锁存器和从DICE锁存器，两个锁存器通过信号互锁的方法屏蔽掉D触发器内部的单粒子干扰信号，延时滤波电路通过延时单元对输入端的单粒子瞬态干扰信号和触发器内部的单粒子瞬态干扰信号进行屏蔽。使用该结构设计的D触发器，能够在整体上具有抗单粒子功能中断的能力。

【技术实现步骤摘要】
抗单粒子功能中断的D触发器设计方法
本专利技术属于D触发器的设计领域，具体说是一种抗单粒子功能中断的D触发器。
技术介绍
随着我国航天领域的飞速发展，各类人造卫星、空间探测器等航天器相继进入太空，为国家的发展和社会的进步提供支持和保障。在太空中，复杂且恶劣的工作环境，严重影响航天器中的集成电路的正常工作，单粒子功能中断就是空间辐射对集成电路的严重影响之一。单粒子功能中断通常由单粒子瞬态和单粒子翻转共同作用产生。单粒子瞬态(SET)是离子撞击电路PN结产生电路脉冲。在γ射线、X射线作用下，器件内产生高密度的电子-空穴对，在电场的驱动下流向正极和负极，造成逻辑功能混乱。1984年，Intel的May指出，微处理器中的某个节点发生的单粒子混乱(脏点)会短时间里传递到芯片的其他地方。因“脏点”，但无反馈电路，当单粒子作用结束后，脏点恢复原来的电平。发生SET的条件包括：1、脏点的干扰电压的周期必须足够长，使干扰信号可传；2、脏点的干扰信号可以往下级传递；3、脏点的信号必须在触发器有效沿的时候传递到触发器的输入端。SET主要发生在组合电路中。相关测试结果表明，SET的脉宽在2ns以内，随着工艺改进而减小。在超深亚微米工艺下，数字组合电路中的SET脉冲宽度可以达到数百ps，而目前主流的数字集成电路的时钟周期仅有300ps～500ps。这样SET脉冲很容易像正常的信号一样沿着组合逻辑传播并被末端的锁存器捕获形成一个持久的错误。单粒子翻转是由重离子、高能中子、质子、α粒子、电子和γ射线等产生。周围的能量粒子渗透到数字芯片的内部，发生电离辐射，在能量粒子的运动轨迹上产生一定数目的电子空穴对。电子、空穴在电场的作用下被电路的节点吸收，从而有可能改变原来自身的电平。将改变了电平的节点称为“脏点”。若“脏点”通过电路反馈回来，导致在单粒子结束后，脏点的电压无法恢复，这种现象称为单粒子翻转效应。由于单粒子瞬态SET(Single-EventTransient)和单粒子翻转效应SEU(Single-EventUpset)具有任意时间和任意地点的随机性特点以及SET在一定条件下可转化为SEU的特点，从而使之成为抗辐射加固集成电路的重点研究内容之一。
技术实现思路
本专利技术的目的提出一种抗单粒子功能中断的D触发器。本专利技术为实现上述目的所采用的技术方案是：抗单粒子功能中断的D触发器设计方法，包括：顺序连接的输入电路，相位转换电路、主DICE锁存器、从DICE锁存器、延时滤波电路、输出电路。还包括将时钟信号输入给三态门的时钟冗余电路。所述输入电路包括：外部数据输入端口D连接反相器I357的输入端，反相器I357的输出端连接反相器I356的输入端，反相器I356的输出端连接内部连线D1。所述相位转换电路包括：反相器I8的输入端连接内部连线D1，输出端连接反相器I9的输入端，反相器I9的输出端连接内部连线D2。所述主DICE锁存器或从DICE锁存器包括：第一三态门的输出端连接第一内部连线；第二三态门的输出端连接第四内部连线；第一PMOS晶体管的D端连接电源，G端连接第四内部连线，S端连接第二内部连线；第二PMOS晶体管的D端连接电源，G端连接第一内部连线，S端连接第三内部连线；第一NMOS晶体管的D端连接第二内部连线，G端连接第一内部连线，S端接地；第二NMOS晶体管的D端连接第三内部连线，G端连接第四内部连线，S端接地；第三PMOS晶体管的D端连接电源，G端连接第二内部连线，S端连接第五PMOS晶体管的D端；第四PMOS晶体管的D端连接电源，G端连接第三内部连线，S端连接第六PMOS晶体管的D端；第五PMOS晶体管的G端连接内部时钟线ckn2，S端连接第一内部连线；第六PMOS晶体管的G端连接内部时钟线ckn1，S端连接第四内部连线；第三NMOS晶体管的D端连接第一内部连线，G端连接内部时钟线ck2，S端连接第五NMOS晶体管的D端；第四NMOS晶体管的D端连接第四内部连线，G端连接内部时钟线ck1，S端连接第六NMOS晶体管的D端；第五NMOS晶体管的G端连接第三内部连线，S端接地；第六NMOS晶体管的G端连接第二内部连线，S端接地。所述时钟冗余电路包括：时钟输入端口CK分别连接反相器I341、反相器I343的输入端；反相器I341输出端连接内部时钟线ckn1；反相器I343输出端连接内部时钟线ckn2；反相器I342的输入端连接内部时钟线ckn1，输出端连接内部时钟线ck1；反相器I344的输入端连接内部时钟线ckn2，输出端连接内部时钟线ck2。所述主DICE锁存器第一三态门的输入端连接内部连线D2，CLK端连接内部时钟线ckn2，CLK*端连接内部时钟线ck2；所述主DICE锁存器第二三态门的输入端连接内部连线D1，时钟CLK端连接内部时钟线ckn1，CLK*端连接内部时钟线ck1；所述从DICE锁存器第一三态门的输入端连接主DICE锁存器的第一三态门的输出端，CLK端连接内部时钟线ck2，时钟CLK*端连接内部时钟线ckn2；所述从DICE锁存器第二三态门的输入端连接从DICE锁存器的第二三态门的输出端，CLK端连接内部时钟线ck1，CLK*端连接内部时钟线ckn1。所述延时滤波电路包括：反相器I345的输入端连接从DICE锁存器第三内部连线，输出端连接反相器I346的输入端，反相器I346的输出端连接晶体管PMOS1的G端和晶体管NMOS1的G端；晶体管PMOS0的D端连接电源，S端连接晶体管PMOS1的D端，G端连接从DICE锁存器第三内部连线；晶体管PMOS1的S端连接晶体管NMOS1的D端；晶体管NMOS1的S端连接晶体管NMOS0的D端，晶体管NMOS0的G端连接从DICE锁存器第三内部连线，S端接地。所述输出电路包括：反相器I347的输入端连接延时滤波电路的晶体管NMOS1的D端，输出连接反相器I351的输入端，同时连接反相器I350的输入端，反相器I350的输出端连接输出端口Q1；反相器I351的输出端通过反相器I349连接输出端口Q1N。所有PMOS晶体管的B端都连接电源，所有NMOS晶体管的B端都接地。本专利技术具有以下有益效果及优点：1.本专利技术中的D触发器对单粒子辐射引起的功能中断具有很好的防护作用。2.本专利技术中的D触发器可以应用到各类抗辐射数字集成电路设计中。3.使用本专利技术中的D触发器设计的数字集成电路具有一定的抗单粒子功能中断的能力，这类集成电路广泛应用于各类航天飞行器中，为我国的航天事业提供技术支持。附图说明图1是反相器版图的横截面图；图2是DICE锁存器电路图；图3是加固DICE触发器电路图；图4是仿真电路图；图5是局部波形图；图6是仿真波形图A；图7是仿真波形图B。具体实施方式下面结合附图及实施例对本专利技术做进一步的详细说明。本专利技术为实现上述目的所采用的技本文档来自技高网...

【技术保护点】
1.抗单粒子功能中断的D触发器设计方法，其特征在于，包括：顺序连接的输入电路，相位转换电路、主DICE锁存器、从DICE锁存器、延时滤波电路、输出电路。/n

【技术特征摘要】
1.抗单粒子功能中断的D触发器设计方法，其特征在于，包括：顺序连接的输入电路，相位转换电路、主DICE锁存器、从DICE锁存器、延时滤波电路、输出电路。


2.根据权利要求1所述的抗单粒子功能中断的D触发器设计方法，其特征在于，还包括将时钟信号输入给三态门的时钟冗余电路。


3.根据权利要求1所述的抗单粒子功能中断的D触发器设计方法，其特征在于，所述输入电路包括：外部数据输入端口D连接反相器I357的输入端，反相器I357的输出端连接反相器I356的输入端，反相器I356的输出端连接内部连线D1。


4.根据权利要求1所述的抗单粒子功能中断的D触发器设计方法，其特征在于，所述相位转换电路包括：反相器I8的输入端连接内部连线D1，输出端连接反相器I9的输入端，反相器I9的输出端连接内部连线D2。


5.根据权利要求1所述的抗单粒子功能中断的D触发器设计方法，其特征在于，所述主DICE锁存器或从DICE锁存器包括：第一三态门的输出端连接第一内部连线；第二三态门的输出端连接第四内部连线；第一PMOS晶体管的D端连接电源，G端连接第四内部连线，S端连接第二内部连线；第二PMOS晶体管的D端连接电源，G端连接第一内部连线，S端连接第三内部连线；第一NMOS晶体管的D端连接第二内部连线，G端连接第一内部连线，S端接地；第二NMOS晶体管的D端连接第三内部连线，G端连接第四内部连线，S端接地；第三PMOS晶体管的D端连接电源，G端连接第二内部连线，S端连接第五PMOS晶体管的D端；第四PMOS晶体管的D端连接电源，G端连接第三内部连线，S端连接第六PMOS晶体管的D端；第五PMOS晶体管的G端连接内部时钟线ckn2，S端连接第一内部连线；第六PMOS晶体管的G端连接内部时钟线ckn1，S端连接第四内部连线；第三NMOS晶体管的D端连接第一内部连线，G端连接内部时钟线ck2，S端连接第五NMOS晶体管的D端；第四NMOS晶体管的D端连接第四内部连线，G端连接内部时钟线ck1，S端连接第六NMOS晶体管的D端；第五NMOS晶体管的G端连接第三内部连线，S端接地；第六NMOS晶体管的G端连接第二内部连线，S端接地。


6.根据权利要求2所述的抗单粒子功能中断的D触发器设计方法，其特征在于，所述时钟冗余电路...

【专利技术属性】
技术研发人员：刘淼，吴会利，刘丽娜，王丹，
申请(专利权)人：中国电子科技集团公司第四十七研究所，
类型：发明
国别省市：辽宁;21