稳健软容错多位D触发器电路制造技术

本公开涉及稳健软容错多位D触发器电路。提供一种电路及其操作方法，用于针对软误差的稳健保护。该电路包括第一组存储元件，该第一组存储元件耦接到并被配置为在第一组时间对一组数据输入进行采样。该电路包括第二组存储元件，该第二组存储元件耦接到并被配置为在第二组时间对该组数据输入进行采样。第一奇偶发生器为该组数据输入生成第一奇偶校验，并且第二奇偶发生器为第一组存储元件的输出生成第二奇偶校验。误差校正单元比较第一奇偶校验和第二奇偶校验，以检测电路中误差条件的发生。误差校正单元可以由于所检测到的误差条件来控制电路的输出或操作特性。

【技术实现步骤摘要】
稳健软容错多位D触发器电路
本公开涉及顺序存储电路，并且更具体地，涉及软容错顺序存储电路。
技术介绍
单粒子效应(SingleEventEffects，SEE)(其为电气电路的电中断)可以由穿过电路中的敏感节点的粒子(例如，离子、质子)引起。由于纳米级技术的发展，近年来SEE粒子对硅的冲击已经成为器件故障和失灵的主要原因。在航空航天和医疗应用中，例如，在电子组件的单个故障可能对人类生命造成灾难性影响的情况下，必须不惜一切代价避免这种故障。即使在诸如运输和电信的不太敏感的
，电子组件的故障也可能造成巨大的经济损失。SEE可以分为至少两类：单粒子翻转(SingleEventUpsets，SEU)和单粒子瞬态(SingleEventTransients，SET)。在SEU中，当顺序元件中的存储值被改变为粒子冲击时，可能发生失灵或故障。在SET中，当由于组合路径中的转换延迟，不正确的值被锁存或存储到顺序元件中时，可能发生失灵或故障。已经开发了旨在改进针对辐射和粒子冲击的耐受性的电路设计，大多数电路设计聚焦于实现器件的冗余。工业中采本文档来自技高网...

【技术保护点】
1.一种装置，包括：/n一组数据输入；/n第一时钟，具有第一时钟信号；/n第二时钟，具有不同于所述第一时钟信号的第二时钟信号；/n第一组存储元件，耦接到所述一组数据输入并耦接到所述第一时钟；/n第二组存储元件，耦接到所述一组数据输入并耦接到所述第二时钟；/n第一奇偶发生器，耦接到所述一组数据输入；/n第二奇偶发生器，耦接到所述第一组存储元件；以及/n误差校正单元，耦接到所述第一奇偶发生器和所述第二奇偶发生器。/n

【技术特征摘要】
20190605 US 62/857,668;20200505 US 16/867,3251.一种装置，包括：
一组数据输入；
第一时钟，具有第一时钟信号；
第二时钟，具有不同于所述第一时钟信号的第二时钟信号；
第一组存储元件，耦接到所述一组数据输入并耦接到所述第一时钟；
第二组存储元件，耦接到所述一组数据输入并耦接到所述第二时钟；
第一奇偶发生器，耦接到所述一组数据输入；
第二奇偶发生器，耦接到所述第一组存储元件；以及
误差校正单元，耦接到所述第一奇偶发生器和所述第二奇偶发生器。


2.根据权利要求1所述的装置，包括：
奇偶存储元件，耦接在所述第一奇偶发生器与所述误差校正单元之间。


3.根据权利要求2所述的装置，包括：
延迟单元，耦接在所述第一奇偶发生器与所述奇偶存储元件之间。


4.根据权利要求2所述的装置，其中所述奇偶存储元件被耦接到所述第一时钟。


5.根据权利要求1所述的装置，包括：
一组输出选择单元，耦接到所述第一组存储元件并耦接到所述第二组存储元件。


6.根据权利要求5所述的装置，其中所述一组输出选择单元响应于来自所述误差校正单元的信号，输出所述第一组存储元件的第一输出或所述第二组存储元件的第二输出。


7.根据权利要求1所述的装置，其中所述第一组存储元件中的每个存储元件包括重置输入，并且所述第二组存储元件中的每个存储元件包括重置输入，所述装置包括：
第一重置路径，耦接到所述第一组存储元件的所述重置输入用于提供重置信号；以及
第二重置线，连接到所述第二组存储元件的所述重置输入用于单独提供所述重置信号。


8.根据权利要求7所述的装置，包括：
奇偶存储元件，耦接在所述第一奇偶发生器与所述误差校正单元之间并具有重置输入，其中所述第一重置路径被耦接到所述奇偶存储元件的所述重置输入。


9.根据权利要求1所述的装置，其中所述第一组存储元件中的每个存储元件包括时钟信号输入，所述装置包括：
一组毛刺滤波器，每个毛刺滤波器具有耦接到所述第一组存储元件中的每个存储元件的所述时钟信号输入的滤波器输出，并且每个毛刺滤波器具有耦接到所述第一时钟的滤波器输入。


10.一种电路，包括：
一组数据输入；
第一组存储元件，所述第一组存储元件在一组第一定义的时钟事件处接收来自所述一组数据输入的第一数据；
第二组存储元件，所述第二组存储元件在一组第二定义的时钟事件处接收来自所述一组数据输入的第二数据；以及
误差校正单元，所述误差校正单元：
执行来自所述一组数据输入的输入数据的时间延迟的第一奇偶校验与所述第一数据的第二奇偶校验之间的比较，
基于所述比较的结果来确定误差条件的发生，
基于所确定的误差条件来控制所述电路的操作特性，以及
基于所述比较输出所述第一数据或所述第二数据。


11.根据权利要求10所述的电路，其中所述误差校正单元基于所述电路的误差率来确定所述误差条件的发生，并且基于所确定的误差条件的发生来控制所述一组第一定义的时钟事件和所述一组第二定义的时钟事件中的至少一组时间。


12.根据权利要求10所述的电路，其中所述误差校正单元基于所述电路的误差率来确定所述误差条件，并且基于所确定的误差条件来控制所述第一组存储元件和所述第二组存储元件中的至少一组存储元件的功率特性。


13.根据权利要求10所述的电路，包括：
第一奇偶校验发生器，所述第一奇偶校验发生器基于来自所述一组数据输入的所述输入数据在第一时间生成第一奇偶校验；
延迟单元，所述延迟单元接收所述第一奇偶校验，并生成时间延迟的第一奇偶校验，所述时间延迟的第一奇偶校验包括在时间上延迟了定义的时间延迟的所述第一奇偶校验；以及
存储元件，具有输入，所述输入在第二时间接收所述时间延迟的第一奇偶校验并将输出提供给所述误差校正单元。


14.根据权利要求10所述的电路，其中所述误差校正单元被配置为根据所述时间延迟的第一奇偶校验与所述第二奇偶校验之间的多个差异来确定对应于所述电路中的系统误差的第一误差条件，并且响应于所...

【专利技术属性】
技术研发人员：A·贾恩，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：瑞士;CH