一种供电控制电路制造技术

本实用新型专利技术的实施例提供一种供电控制电路，包括：实时时钟RTC、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及电容；其中，所述RTC的INT引脚与所述第一晶体管以及第四晶体管电连接；所述第一晶体管与所述第二晶体管电连接；所述第二晶体管与所述第三晶体管电连接；所述电容与所述第二晶体管以及所述第三晶体管电连接。本实用新型专利技术的方案通过RTC控制晶体管，实现设备上下电控制，功耗低。

A power supply control circuit

【技术实现步骤摘要】
一种供电控制电路
本技术涉及电路领域，特别是指一种供电控制电路。
技术介绍
现有技术中，通过定时器或者其它独立设备，进行定时触发唤醒设备，并使设备进行检测，将检测结果上报。现有技术中的定时器或者其它独立设备功耗大，成本高。
技术实现思路
本技术提供了一种供电控制电路。解决现有技术中设备功耗大的问题。为解决上述技术问题，本技术的实施例提供如下方案：一种供电控制电路，包括：实时时钟RTC、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及电容；其中，所述RTC的INT引脚与所述第一晶体管以及第四晶体管电连接；所述第一晶体管与所述第二晶体管电连接；所述第二晶体管与所述第三晶体管电连接；所述电容与所述第二晶体管以及所述第三晶体管电连接。可选的，所述RTC的INT引脚通过第一电阻与电源电压VCC电连接。可选的，所述RTC的VDD引脚与所述电源电压VCC电连接。可选的，所述RTC的INT引脚与所述第一晶体管的栅级电连接，所述第一晶体管的源极与所述电源电压VCC电连接，所述第一晶体管的漏极与所述第二晶体管的漏极电连接。可选的，所述第二晶体管的栅极与所述电容的第一端电连接，并与所述第三晶体管的源极电连接。可选的，所述第三晶体管的源极通过第二电阻与所述电源电压VCC电连接，所述第三晶体管的漏极与所述第四晶体管的源极电连接。可选的，所述第四晶体管的栅极与所述RTC的INT引脚电连接，所述第四晶体管的漏极通过第三电阻接地，并与所述电容的第二端电连接。可选的，供电控制电路还包括：微控制单元MCU，与所述第一晶体管的漏极以及所述电源电压VCC电连接，所述MCU还与所RTC的时钟线SCL引脚以及数据线SDA引脚电连接。可选的，所述第一晶体管、第二晶体管为PMOS晶体管；所述第三晶体管以及第四晶体管为NMOS晶体管。本技术的上述方案至少包括以下有益效果：本技术的上述方案，一种供电控制电路，包括：实时时钟RTC、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及电容；其中，所述RTC的INT引脚与所述第一晶体管以及第四晶体管电连接；所述第一晶体管与所述第二晶体管电连接；所述第二晶体管与所述第三晶体管电连接；所述电容与所述第二晶体管以及所述第三晶体管电连接。通过RTC控制晶体管，实现设备的上下电控制，并可以实现定时触发或者上报，功耗低。附图说明图1为本技术的上电控制电路的结构示意图；图2为时钟RTC的INT管脚及电路A、B点电平变化示意图；图3为时钟RTC的INT管脚及电路A、B点电平变化示意图；图4为时刻1上电情况下的电路A、B点电平变化示意图；图5为时刻2中断清除情况下的电路A、B点电平变化示意图。具体实施方式下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。如图1所示，本技术的实施例提供一种供电控制电路，包括：实时时钟RTC(U3)、第一晶体管(Q1)、第二晶体管(Q2)、第三晶体管(Q3)、第四晶体管(Q4)以及电容(C1)；其中，所述RTC的INT引脚与所述第一晶体管(Q1)以及第四晶体管(Q4)电连接；所述第一晶体管(Q1)与所述第二晶体管(Q2)电连接；所述第二晶体管(Q2)与所述第三晶体管(Q3)电连接；所述电容(C1)与所述第二晶体管(Q2)以及所述第三晶体管(Q3)电连接。本技术的一可选实施例中，所述RTC的INT引脚通过第一电阻(R20)与电源电压VCC电连接。本技术的一可选实施例中，所述RTC的VDD引脚与所述电源电压VCC电连接。本技术的一可选实施例中，所述RTC的INT引脚与所述第一晶体管(Q1)的栅级电连接，所述第一晶体管(Q1)的源极与所述电源电压VCC电连接，所述第一晶体管(Q1)的漏极与所述第二晶体管(Q2)的漏极电连接。本技术的一可选实施例中，所述第二晶体管(Q2)的栅极与所述电容(C1)的第一端电连接，并与所述第三晶体管(Q3)的源极电连接。本技术的一可选实施例中，所述第三晶体管(Q3)的源极通过第二电阻(R1)与所述电源电压VCC电连接，所述第三晶体管(Q3)的漏极与所述第四晶体管(Q4)的源极电连接。本技术的一可选实施例中，所述第四晶体管(Q4)的栅极与所述RTC的INT引脚电连接，所述第四晶体管(Q4)的漏极通过第三电阻(R3)接地，并与所述电容(C1)的第二端电连接。本技术的一可选实施例中，供电控制电路还可以包括：微控制单元(MCU)，与所述第一晶体管(Q1)的漏极以及所述电源电压VCC电连接，所述MCU还与所RTC的时钟线SCL引脚以及数据线SDA引脚电连接。本技术的一可选实施例中，所述第一晶体管(Q1)以及第二晶体管(Q2)为PMOS晶体管；所述第三晶体管(Q3以及第四晶体管(Q4)为NMOS管。下面结合图2至图5说明上述电路的工作原理：时钟芯片RTC的INT是开漏输出，是中断输出管脚。在正常工作的时候，INT被上拉到VCC。当有中断产生时候，电平拉低，清除中断后恢复为高电平。情景1：正常工作→产生中断(正常工作)→清除中断(设备断电)设备进入低功耗；1、RTC产生中断，INT电平变为低电平，Q1导通，Q4截止，A点电平恢复为高电平，Q2截止，设备通过Q1供电，B点高电位，Q3导通。2、RTC清除中断，INT变为高电平，Q1截止，B点电平下降，Q3、Q4导通，A点电平下降，由于C1电容大于MCU电源电容，使得A点电平变化慢于B点，故当B点电平下降是Q3截至时候，A点电平下降的仍为是Q2导通。设备断电。电平变化参照图2。情景2：设备断电→按键按下→产生中断(正常工作)→清除中断(设备断电)触发唤醒；1、初始INT为高电平，Q4导通，按键按下，A点电平变为低电平，Q2导通，B点电平变为高电位，Q3导通，A点电平锁死为低电平。2、产生中断，INT变为低电平，Q1导通，Q4截止。A点电平升为高电平。3、清除中断，参照情景1。电平变化参照图3。以PMOS管AO3401、NMOS管AO3400为例：时刻1：上电→正常工作参见图4，PMOS管AO3401导通条件为，Vgs＝[-0.7V，-1.3V]。NMOS管AO3400导通条件为，Vgs＝[0.7V，1.4V]。要求Q2在未达到截止时，Q3已经导通，即：Q2截止点：A点电平上升与VCC电平小于1.3V。Q3导通点：B点电平上升与GND电平大于1.4V。Q2截止点在Q3导通点之后。时本文档来自技高网...

【技术保护点】
1.一种供电控制电路，其特征在于，包括：实时时钟RTC、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及电容；其中，/n所述RTC的INT引脚与所述第一晶体管以及第四晶体管电连接；/n所述第一晶体管与所述第二晶体管电连接；/n所述第二晶体管与所述第三晶体管电连接；/n所述电容与所述第二晶体管以及所述第三晶体管电连接。/n

【技术特征摘要】
1.一种供电控制电路，其特征在于，包括：实时时钟RTC、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及电容；其中，
所述RTC的INT引脚与所述第一晶体管以及第四晶体管电连接；
所述第一晶体管与所述第二晶体管电连接；
所述第二晶体管与所述第三晶体管电连接；
所述电容与所述第二晶体管以及所述第三晶体管电连接。


2.根据权利要求1所述的供电控制电路，其特征在于，所述RTC的INT引脚通过第一电阻与电源电压VCC电连接。


3.根据权利要求2所述的供电控制电路，其特征在于，所述RTC的VDD引脚与所述电源电压VCC电连接。


4.根据权利要求2所述的供电控制电路，其特征在于，所述RTC的INT引脚与所述第一晶体管的栅级电连接，所述第一晶体管的源极与所述电源电压VCC电连接，所述第一晶体管的漏极与所述第二晶体管的漏极电连接。


5.根据权利要求4所述的供电...

【专利技术属性】
技术研发人员：吴青松，
申请(专利权)人：中移物联网有限公司，中国移动通信集团有限公司，
类型：新型
国别省市：重庆;50