存储器模块制造技术

提供了一种支持DRAM高速缓存模式的非易失性双列直插式存储器模块(NVDIMM)以及NVDIMM的操作方法。该NVDIMM包括DRAM芯片、NVM芯片、和控制器，该控制器控制该DRAM芯片作为该NVM芯片的高速缓存存储器操作。控制器在DRAM芯片的读取等待时间(RL)和NVM芯片的写入等待时间(WL)彼此相一致时参考被请求从主机写入NVM芯片的数据的高速缓存地址而将读取命令发送到DRAM芯片，并参考被请求写入的数据的地址而将写入命令发送到NVM芯片。

【技术实现步骤摘要】
存储器模块相关申请的交叉引用本申请要求于2019年6月5日在美国专利局提交的编号为62/857,562的美国临时申请和于2019年9月10日在韩国知识产权局提交的编号为10-2019-0112369的韩国专利申请的权益，这些申请的公开内容通过引用全部并入本文。
本公开的实施例涉及存储器系统，并且更具体地，涉及用于支持动态随机存取存储器(dynamicrandom-accessmemory，DRAM)高速缓存模式的非易失性双列直插式存储器模块(non-volatiledualinlinememorymodule，NVDIMM)以及该NVDIMM的操作方法。
技术介绍
在诸如服务器的信息处理设备领域，对高速访问诸如大数据时代的数据库(database，DB)的大数据的需求日益增加。对于处理大数据的信息处理设备(诸如服务器)的计算能力，数据加载能力是一个瓶颈。为了进一步提高信息处理设备的性能，可以设想在具有大吞吐量带的中央处理单元(centralprocessingunit，CPU)存储器总线上安装大存储器。>正在开发一种包括安本文档来自技高网...

【技术保护点】
1.一种存储器模块，包括：/n第一内部数据线；/n第二内部数据线；/n易失性存储器芯片，连接到所述第一内部数据线；/n非易失性存储器芯片，连接到所述第二内部数据线；/n控制器，经由所述第一内部数据线和所述第二内部数据线连接到所述易失性存储器芯片和所述非易失性存储器芯片，所述控制器被配置为：将与所述易失性存储器芯片的第一数据相关的第一命令施加到所述易失性存储器芯片，并将与所述非易失性存储器芯片的第二数据相关的第二命令施加到所述非易失性存储器芯片；和/n数据缓冲器，经由所述第一内部数据线连接到所述易失性存储器芯片和控制器，/n其中，所述控制器还被配置为：在所述第一命令的第一等待时间和所述第二命令的...

【技术特征摘要】
20190910 KR 10-2019-0112369;20190605 US 62/857,5621.一种存储器模块，包括：
第一内部数据线；
第二内部数据线；
易失性存储器芯片，连接到所述第一内部数据线；
非易失性存储器芯片，连接到所述第二内部数据线；
控制器，经由所述第一内部数据线和所述第二内部数据线连接到所述易失性存储器芯片和所述非易失性存储器芯片，所述控制器被配置为：将与所述易失性存储器芯片的第一数据相关的第一命令施加到所述易失性存储器芯片，并将与所述非易失性存储器芯片的第二数据相关的第二命令施加到所述非易失性存储器芯片；和
数据缓冲器，经由所述第一内部数据线连接到所述易失性存储器芯片和控制器，
其中，所述控制器还被配置为：在所述第一命令的第一等待时间和所述第二命令的第二等待时间彼此相一致的时间点，控制所述易失性存储器芯片和所述非易失性存储器芯片，以：
将所述第一数据从所述易失性存储器芯片移动到所述非易失性存储器芯片，或者
将所述第二数据从所述非易失性存储器芯片移动到所述易失性存储器芯片。


2.根据权利要求1所述的存储器模块，其中，所述控制器还被配置为：
在第一时间施加所述第一命令，
在所述第一时间之后的第二时间施加所述第二命令，
在第三时间，当所述第一命令的所述第一等待时间和所述第二命令的所述第二等待时间彼此相一致时，将所述第一数据输出到所述第一内部数据线，以及
将所述第一数据作为所述第二数据从所述第一内部数据线移动到所述非易失性存储器芯片。


3.根据权利要求2所述的存储器模块，其中，所述控制器还被配置为：控制所述数据缓冲器，使得所述第一数据不被提供给所述存储器模块外部的数据总线。


4.根据权利要求2所述的存储器模块，其中，所述控制器还被配置为：在将所述第一数据输出到所述第一内部数据线之前，在所述第二时间施加所述第二命令。


5.根据权利要求1所述的存储器模块，其中，所述控制器还被配置为：
经由所述存储器模块外部的命令地址总线接收与将所述第一数据从所述易失性存储器芯片移动到所述非易失性存储器芯片相关联的数据移动请求，
经由所述命令地址总线接收指向所述易失性存储器芯片的读取命令，所述读取命令与被请求从所述易失性存储器芯片读取的所述第一数据的第一地址相关联，
将所述读取命令作为所述第一命令发送到所述易失性存储器芯片，
接收指示所述第一数据要被写入所述非易失性存储器芯片中的位置的第二地址，
接收与所述非易失性存储器芯片相关联的写入命令，
将所述写入命令作为所述第二命令发送到所述非易失性存储器芯片，
将在所述读取命令的读取等待时间之后从所述易失性存储器芯片输出到所述第一内部数据线的所述第一数据在所述写入命令的写入等待时间之后配置作为所述第二数据，以及
控制将所述第二数据写入所述非易失性存储器芯片。


6.根据权利要求5所述的存储器模块，其中，所述控制器还被配置为：
在将所述读取命令发送到所述易失性存储器芯片之前，经由所述命令地址总线、参考所述易失性存储器芯片的所述第一地址接收指向所述易失性存储器芯片的激活命令，以及
将所述激活命令发送到所述易失性存储器芯片。


7.根据权利要求5所述的存储器模块，其中，所述控制器还被配置为：
在将所述写入命令发送到所述非易失性存储器芯片之前，经由所述命令地址总线接收所述非易失性存储器芯片的所述第二地址，以及
将所述第二地址发送到所述非易失性存储器芯片。


8.根据权利要求1所述的存储器模块，其中，所述控制器还被配置为：
在第一时间施加所述第二命令之后，在第二时间将所述第一命令施加到所述第二内部数据线，其中所述第二时间在所述第一时间之后并且在所述第二数据被输出之前，
在所述第二时间之后的第三时间将所述第二数据输出到所述第二内部数据线，其中所述第二命令的所述第二等待时间和所述第一命令的所述第一等待时间在所述第三时间彼此相一致，以及
将所述第二数据作为所述第一数据从所述第二内部数据线移动到所述易失性存储器芯片。


9.根据权利要求8所述的存储器模块，其中，所述控制器还包括非易失性存储器缓冲器，并且所述控制器和所述非易失性存储器缓冲器被配置为具有到所述第二内部数据线的所述第二数据的读取等待时间，所述读取等待时间具有恒定的确定性特征。


10.根据权利要求8所述的存储器模块，其中，所述控制器还被配置为：
经由所述存储器模块外部的命令地址总线接收与将所述第二数据从所述非易失性存储器芯片移动到所述易失性存储器芯片相关联的数据移动请求，
经由所述命令地址总线接收与被请求从所述非易失性存储器芯片读取的所述第二数据的第二地址相关联的读取命令，
将所述读取命令作为所述第二命令发送到所述非易失性存储器芯片，
接收指示所述第一数据要被写入所述易失性存储器芯片中的位置的第一地址，
接收与所述易失性存储器芯片相关联的写入命令，
将所述写入命令作为所述第一命令发送到所述易失性存储器芯片，
将在所述读取命令的读取等待时间之后经由所述第二内部数据线和所述控制器从所述非易失性存储器芯片输出到所述第二内部数据线的所述第二数据、在所述写入命令的写入等待时间之后配置作为所述第一数据，以及
控制将所述第一数据写入所述易失性存储器芯片。


11.根据权利要求10所述的存储器模块，其中，所述控制器还被配置为：
在将所述读取命令发送到所述非易失性存储器芯片之前，经由所述命令地址总线接收所述非易失性存储器芯片的所述第二地址，以及
将所述第二地址发送到所述非易失性存储器芯片。


12.根据权利要求10所述的存储器模块，其中，所述控制器还被配置为：
在将所述写入命令发送到所述易失性存储器芯片之前，经由所述命令地址总线、参考所述易失性存储器芯片的所述第一地址接收指向所述易失性存储器芯片的激活命令，以及
将所述激活命令发送到所述易失性存储器芯片。


13.一种存储器模块，包括：
易失性存储器芯片；
非易失性存储器芯片；和
控制器，被配置为：
经由命令地址总...

【专利技术属性】
技术研发人员：林璇渶，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR