一种具有软启动的电流限制电路及其方法技术

本发明专利技术提供一具有软启动的电流限制电路及其方法，所述电路包括：控制电压产生模块，用于对时钟信号进行分频产生第一、第二控制电压；栅极控制模块，连接于控制电压产生模块输出端，用于根据第一、第二控制电压产生三个栅极控制信号；限制电流产生模块，连接于栅极控制模块输出端，用于在三个栅极控制信号的控制下产生阶梯式递增的限制电流；采样模块，连接于限制电流产生模块输出端及PMOS功率开关管漏极端，用于采样限制电流及流经PMOS功率开关管的漏源电流；比较模块，连接于采样模块输出端，用于在漏源电流超过限制电流时产生关断控制信号。通过本发明专利技术解决了现有技术中通过大电容充电实现软启动时电容大小对芯片面积影响较大的问题。

【技术实现步骤摘要】
一种具有软启动的电流限制电路及其方法
本专利技术属于集成电路设计领域，特别是涉及一种具有软启动的电流限制电路及其方法。
技术介绍
对于DC-DC降压芯片而言，通常需要设置电流限制电路来限制流经功率开关管的电流，以此避免功率开关管因流过大电流而被烧坏。现有电流限制电路一般是通过采样PMOS功率开关管两端的电压，并通过比较器来判定电流过冲的情况来实现电流限制；而其软启动则多数是通过数字逻辑控制软启动电压不断增加，利用软启动电压与基准电压在误差放大器对管中的竞争关系，通过大电容充电的方式来实现。此种软启动实现方式的优点是通过不断给电容充电使得电压缓慢递增，缺点则是电容的大小对于芯片面积的影响较大。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种具有软启动的电流限制电路及其方法，用于解决现有技术中通过大电容充电方式实现软启动时电容大小对芯片面积影响较大的问题。为实现上述目的及其他相关目的，本专利技术提供一种具有软启动的电流限制电路，所述电流限制电路包括：控制电压产生模块，用于对时钟信号进行分频以产生第一控制电压及第二控制电压；栅极控制模块，连接于所述控制电压产生模块的输出端，用于根据所述第一控制电压及所述第二控制电压产生三个栅极控制信号；限制电流产生模块，连接于所述栅极控制模块的输出端，用于在三个栅极控制信号的控制下产生阶梯式递增的限制电流；采样模块，连接于所述限制电流产生模块的输出端及PMOS功率开关管的漏极端，用于采样所述限制电流及流经所述PMOS功率开关管的漏源电流；比较模块，连接于所述采样模块的输出端，用于在流经所述PMOS功率开关管的漏源电流超过所述限制电流时产生关断控制信号，以控制所述PMOS功率开关管关断；其中，所述控制电压产生模块包括：时钟分频单元，用于对所述时钟信号进行1024分频以产生所述第一控制电压及所述第二控制电压；输出锁定单元，连接于所述时钟分频单元的分频输出端，用于在分频结束后，根据各分频输出对所述第一控制电压及所述第二控制电压进行电平锁定。可选地，所述时钟分频单元包括：10个D触发器及两路选择器，10个D触发器的复位端均连接于所述输出锁定单元的锁定输出端，第1个D触发器的时钟输入端接入所述时钟信号，第2-10个D触发器的时钟输入端均与其复位端连接，第1-9个D触发器的数据输入端均与其输出反相端连接，第10个D触发器的数据输入端连接于所述两路选择器的输出端，所述两路选择器的控制端连接于第9个D触发器的输出同相端，所述两路选择器的两个输入端依次连接于第10个D触发器的输出同相端及输出反相端，第1-10个D触发器的输出同相端作为所述时钟分频单元的分频输出端，其中，第10个D触发器的输出同相端作为所述时钟分频单元的第一控制电压输出端，第9个D触发器的输出同相端作为所述时钟分频单元的第二控制电压输出端。可选地，所述输出锁定单元包括：第一或非门、第二或非门、第三或非门、第一与门、第二与门及第一反相器，所述第一或非门的三个输入端依次连接于第1、2、3个D触发器的分频输出端，所述第一或非门的输出端连接于所述第一与门的第一输入端，所述第二或非门的三个输入端依次连接于第4、5、10个D触发器的分频输出端，所述第二或非门的输出端连接于所述第一与门的第二输入端，所述第三或非门的四个输入端依次连接于第6、7、8、9个D触发器的分频输出端，所述第三或非门的输出端连接于所述第一与门的第三输入端，所述第一与门的输出端连接于所述第二与门的第一输入端，所述第二与门的第二输入端连接其输出端同时连接于所述第一反相器的输入端，所述第一反相器的输出端作为所述输出锁定单元的锁定输出端。可选地，所述控制电压产生模块还包括：时钟锁定单元，连接于第8个D触发器的输出反相端、第9、10个D触发器的时钟输入端及输出同相端，用于对所述第一控制电压及所述第二控制电压进行电平监测，并在所述第一控制电压及所述第二控制电压均为高电平时产生锁定时钟，以控制第9、10个D触发器的输出锁定。可选地，所述时钟锁定单元包括：第二反相器、第三反相器、第四反相器、第五反相器、第四或非门及第五或非门，所述第二反相器的输入端连接于第9个D触发器的输出同相端，所述第二反相器的输出端连接于所述第三反相器的输入端及所述第四或非门的第一输入端，所述第三反相器的输出端作为所述控制电压产生模块的第二控制电压输出端，所述第四反相器的输入端连接于第10个D触发器的输出同相端，所述第四反相器的输出端连接于所述第五反相器的输入端及所述第四或非门的第二输入端，所述第五反相器的输出端作为所述控制电压产生模块的第一控制电压输出端，所述第四或非门的输出端连接于所述第五或非门的第一输入端，所述第五或非门的第二输入端连接于第8个D触发器的输出反相端，所述第五或非门的输出端作为所述时钟锁定单元的锁定时钟输出端；此时，第9、10个D触发器的时钟输入端均连接于所述时钟锁定单元的锁定时钟输出端。可选地，所述栅极控制模块包括：第六或非门、第七或非门、第八或非门、第六反相器、第七反相器、第八反相器、第一与非门及第二与非门，所述第六或非门的第一输入端及所述第七或非门的第一输入端均接入使能信号，所述第六或非门的第二输入端连接于所述控制电压产生模块的第一控制电压输出端，所述第六或非门的输出端连接于所述第一与非门的第一输入端及第二输入端，所述第七或非门的第二输入端连接于所述控制电压产生模块的第二控制电压输出端，所述第七或非门的输出端连接于所述第六反相器的输入端，所述第一与非门的输出端连接于所述第二与非门的第一输入端及所述第八或非门的第一输入端，所述第六反相器的输出端连接于所述第二与非门的第二输入端及所述第八或非门的第二输入端，所述第二与非门的输出端连接于所述第七反相器的输入端，所述第八或非门的输出端连接于所述第八反相器的输入端，所述第八反相器的输出端作为所述栅极控制模块的第一栅极控制信号输出端，所述第一与非门的输出端作为所述栅极控制模块的第二栅极控制信号输出端，所述第七反相器的输出端作为所述栅极控制模块的第三栅极控制信号输出端。可选地，采用与非门替换所述第六或非门及所述第七或非门，或者增加一反相器，使所述使能信号经过反相器后再输入至所述第六或非门的第一输入端及所述第七或非门的第一输入端。可选地，所述限制电流产生模块包括：偏置电流源、第一电阻、第二电阻、第三电阻、第四电阻、第一MOS管、第二MOS管、第三MOS管、第四MOS管及第五MOS管，所述偏置电流源的输入端接入电源电压，所述偏置电流源的输出端连接于所述第一MOS管的源极端、所述第二MOS管的源极端、所述第三MOS管的源极端及所述第一电阻的一端，所述第一MOS管的栅极端连接于所述栅极控制模块的第一栅极控制信号输出端，所述第一MOS管的漏极端连接于所述第二电阻的一端，所述第二电阻的另一端接地，所述第二MOS管的栅极端连接于所述栅极控制模块的第二栅极控制信号输出端，所述第二MOS管的漏极端连接于所述第三电阻的一端，所述第三电阻的另一端接地，所述第本文档来自技高网...

【技术保护点】
1.一种具有软启动的电流限制电路，其特征在于，所述电流限制电路包括：/n控制电压产生模块，用于对时钟信号进行分频以产生第一控制电压及第二控制电压；/n栅极控制模块，连接于所述控制电压产生模块的输出端，用于根据所述第一控制电压及所述第二控制电压产生三个栅极控制信号；/n限制电流产生模块，连接于所述栅极控制模块的输出端，用于在三个栅极控制信号的控制下产生阶梯式递增的限制电流；/n采样模块，连接于所述限制电流产生模块的输出端及PMOS功率开关管的漏极端，用于采样所述限制电流及流经所述PMOS功率开关管的漏源电流；/n比较模块，连接于所述采样模块的输出端，用于在流经所述PMOS功率开关管的漏源电流超过所述限制电流时产生关断控制信号，以控制所述PMOS功率开关管关断；/n其中，所述控制电压产生模块包括：/n时钟分频单元，用于对所述时钟信号进行1024分频以产生所述第一控制电压及所述第二控制电压；/n输出锁定单元，连接于所述时钟分频单元的分频输出端，用于在分频结束后，根据各分频输出对所述第一控制电压及所述第二控制电压进行电平锁定。/n

【技术特征摘要】
1.一种具有软启动的电流限制电路，其特征在于，所述电流限制电路包括：
控制电压产生模块，用于对时钟信号进行分频以产生第一控制电压及第二控制电压；
栅极控制模块，连接于所述控制电压产生模块的输出端，用于根据所述第一控制电压及所述第二控制电压产生三个栅极控制信号；
限制电流产生模块，连接于所述栅极控制模块的输出端，用于在三个栅极控制信号的控制下产生阶梯式递增的限制电流；
采样模块，连接于所述限制电流产生模块的输出端及PMOS功率开关管的漏极端，用于采样所述限制电流及流经所述PMOS功率开关管的漏源电流；
比较模块，连接于所述采样模块的输出端，用于在流经所述PMOS功率开关管的漏源电流超过所述限制电流时产生关断控制信号，以控制所述PMOS功率开关管关断；
其中，所述控制电压产生模块包括：
时钟分频单元，用于对所述时钟信号进行1024分频以产生所述第一控制电压及所述第二控制电压；
输出锁定单元，连接于所述时钟分频单元的分频输出端，用于在分频结束后，根据各分频输出对所述第一控制电压及所述第二控制电压进行电平锁定。


2.根据权利要求1所述的具有软启动的电流限制电路，其特征在于，所述时钟分频单元包括：10个D触发器及两路选择器，10个D触发器的复位端均连接于所述输出锁定单元的锁定输出端，第1个D触发器的时钟输入端接入所述时钟信号，第2-10个D触发器的时钟输入端均与其复位端连接，第1-9个D触发器的数据输入端均与其输出反相端连接，第10个D触发器的数据输入端连接于所述两路选择器的输出端，所述两路选择器的控制端连接于第9个D触发器的输出同相端，所述两路选择器的两个输入端依次连接于第10个D触发器的输出同相端及输出反相端，第1-10个D触发器的输出同相端作为所述时钟分频单元的分频输出端，其中，第10个D触发器的输出同相端作为所述时钟分频单元的第一控制电压输出端，第9个D触发器的输出同相端作为所述时钟分频单元的第二控制电压输出端。


3.根据权利要求2所述的具有软启动的电流限制电路，其特征在于，所述输出锁定单元包括：第一或非门、第二或非门、第三或非门、第一与门、第二与门及第一反相器，所述第一或非门的三个输入端依次连接于第1、2、3个D触发器的分频输出端，所述第一或非门的输出端连接于所述第一与门的第一输入端，所述第二或非门的三个输入端依次连接于第4、5、10个D触发器的分频输出端，所述第二或非门的输出端连接于所述第一与门的第二输入端，所述第三或非门的四个输入端依次连接于第6、7、8、9个D触发器的分频输出端，所述第三或非门的输出端连接于所述第一与门的第三输入端，所述第一与门的输出端连接于所述第二与门的第一输入端，所述第二与门的第二输入端连接其输出端同时连接于所述第一反相器的输入端，所述第一反相器的输出端作为所述输出锁定单元的锁定输出端。


4.根据权利要求3所述的具有软启动的电流限制电路，其特征在于，所述控制电压产生模块还包括：时钟锁定单元，连接于第8个D触发器的输出反相端、第9、10个D触发器的时钟输入端及输出同相端，用于对所述第一控制电压及所述第二控制电压进行电平监测，并在所述第一控制电压及所述第二控制电压均为高电平时产生锁定时钟，以控制第9、10个D触发器的输出锁定。


5.根据权利要求4所述的具有软启动的电流限制电路，其特征在于，所述时钟锁定单元包括：第二反相器、第三反相器、第四反相器、第五反相器、第四或非门及第五或非门，所述第二反相器的输入端连接于第9个D触发器的输出同相端，所述第二反相器的输出端连接于所述第三反相器的输入端及所述第四或非门的第一输入端，所述第三反相器的输出端作为所述控制电压产生模块的第二控制电压输出端，所述第四反相器的输入端连接于第10个D触发器的输出同相端，所述第四反相器的输出端连接于所述第五反相器的输入端及所述第四或非门的第二输入端，所述第五反相器的输出端作为所述控制电压产生模块的第一控制电压输出端，所述第四或非门的输出端连接于所述第五或非门的第一输入端，所述第五或非门的第二输入端连接于第8个D触发器的输出反相端，所述第五或非门的输出端作为所述时钟锁定单元的锁定时钟输出端；此时，第9、10个D触发器的时钟输入端均连接于所述时钟锁定单元的锁定时钟输出端。


6.根据权利要求1所述的具有软启动的电流限制电路，其特征在于，所述栅极控制模块包括：第六或非门、第七或非门、第八或非门、第六反相器、第七反相器、第八反相器、第一与非门及第二与非门，所述第六或非门的第一输入端及所述第七或非门的第一输入端均接入使能信号，所述第六或非门的第二输入端连接于所述控制电压产生模...

【专利技术属性】
技术研发人员：霍晓强，金楠，
申请(专利权)人：上海南麟电子股份有限公司，
类型：发明
国别省市：上海;31