基于多比特非易失存储器的并行逻辑运算方法及全加器技术

本发明专利技术提供了一种基于多比特非易失存储器的并行逻辑运算方法及全加器，输入为不同的电平和器件非易失存储状态，输出为基于本逻辑运算规则获得的器件非易失存储状态。所述并行逻辑运算方法适应于任何具备多比特存储态且不同存储态之间可相互转换的非易失存储器。基于该方法可使用1个存储器在两步操作下完成16种完备布尔逻辑功能，且在操作过程中可并行实现多套逻辑功能。在此基础上设计的N位全加器，仅需3个存储器件进行(3N+2)步操作即可实现加法运算，具有高效的运算能力。

【技术实现步骤摘要】
基于多比特非易失存储器的并行逻辑运算方法及全加器
本专利技术涉及存算一体
，更具体地说，涉及一种基于多比特非易失存储器实现并行逻辑运算的方法，以及基于此方法设计的全加器。
技术介绍
在大数据时代，海量数据的低能耗、高效率存储及处理是促进未来人工智能、物联网等技术发展的关键之一。然而，现代计算机采用数据存储和处理相分离的架构，需要数据在不同存储器和处理器之间转移，因而带来额外的延时和能耗，被称为“冯·诺依曼瓶颈”。存内计算技术，即在存储器内实现数据运算的技术，被认为是突破这一瓶颈的有效途径。在现代计算机中，逻辑运算单元由CMOS晶体管构成，其基于布尔逻辑进行运算都是借助电平逻辑来执行，也就是二进制0、1逻辑分别用高低电平来表征。然而，这些传统的数字运算单元的数据是易失的，且数据需通过对运算单元以外的存储单元进行访存而获得，进而导致计算的带宽受限且耗时耗能。最近，人们基于非易失存储器开发了存内逻辑运算的方法，但仍然基于1比特存储器实现布尔逻辑，因此需要较多的存储器件数和较为繁杂的操作步骤。
技术实现思路
为解决以上问题，利用非易失存储器的存储状态表示不同的逻辑状态，可实现存算一体的非易失逻辑运算功能。此外，存储器的多比特存储能力有望用于开发高效的并行逻辑运算。有鉴于此，本专利技术提供了一种基于多比特非易失存储器的并行逻辑运算方法及加法器，有效解决现有技术存在的问题，提高处理器运算效率。为实现上述目的，本专利技术提供的技术方案如下：一种基于多比特非易失存储器的并行逻辑运算方法，包括如下步骤：输入非易失存储器预设的非易失初始存储状态，并在非易失存储器两端分别施加不同的输入电平；所述输入电平由多路复用器通过控制端的逻辑值决定；基于非易失存储器多比特状态在不同输入电平下的转换规则，获得的器件非易失存储状态对应的逻辑数值作为输出，其中所述的逻辑数值为同时进行多套逻辑运算得到的多套输出。进一步的，所述非易失存储器包括多比特非易失存储器，具有多比特非易失存储能力，不同存储状态之间根据两端电压能够相互转换。进一步的，所述多比特存储器包括铁电阻变式存储器、阻变存储器、相变存储器以及磁存储器。进一步的，并行逻辑运算方法基于存储器预设的非易失初始存储状态和分别施加于存储器两端的不同的电平，利用1个多比特存储器在包括初始化和逻辑运算的两步操作下完成16种完备的布尔逻辑功能。进一步的，逻辑运算结果原位保存在多比特非易失存储器中。进一步的，所述多比特存储器为M比特存储器，M大于等于2，相应的，通过M比特逻辑运算方法同时完成M套逻辑运算。进一步的，所述多比特存储器为2比特存储器时，运算规则为对应CD/EF输入决定的电平加在存储器上，使初始的存储状态AB转变为新的存储状态A′B′作为逻辑输出。其中，A、B、C、D、E、F、A′、B′为1比特逻辑值，为二进制逻辑值0或1之一；相应地，所述AB、CD、EF、A′B′为2比特逻辑值，定义为2比特逻辑值00、01、10、11之一。4种电平输入V00、V01、V10、V11由多路复用器通过控制端CD/EF的输入来决定，所述CD或EF的逻辑值定义为二进制的00、01、10、11之一；输入的非易失存储状态AB对应4种不同的非易失存储状态，在逻辑运算之前进行初始化得到，所述AB定义为二进制的00、01、10、11之一；由CD/EF决定的电平信号施加在非易失存储器上，存储状态由初始化的AB变为逻辑运算之后的A′B′作为逻辑输出；所述逻辑运算方法同时完成两套逻辑运算。进一步的，所述多比特存储器为2比特存储器时，针对预定的输入电平：V00、V01、V10、V11，输出A′、B′两套逻辑表达式：不同的电平设置，能够生成不同的A′、B′表达式。因此，可根据具体的计算需求灵活设定电平，从而实现不同的逻辑功能输出。根据本专利技术的另一方面，提出一种基于并行逻辑运算的全加器，所述全加器包括：3个多比特非易失存储器件，即器件I、器件II、器件III；所述多比特存储器为2比特存储器时，每个器件分别包括二进制逻辑电平输入端CD、EF、存储的状态AB，以及输出A′B′；全加器输入为被加数ai、加数bi，以及进位Ci，分别对应器件Ⅰ的E，F和器件Ⅱ的E；输出为和Si以及进位Ci+1分别对应器件Ⅱ的输出B′和器件Ⅲ的输出B′。多路复用器通过每个器件控制端CD/EF的输入来选择相应电平信号输入，实现并行运算；对3个多比特存储器并行操作3N+2步，实现N位全加器的功能。进一步的，多比特存储器并行实现“与”和“异或”的逻辑功能，并能实现“或”的逻辑功能。有益效果：相较于现有技术，本专利技术提供的技术方案至少具有以下优点：本专利技术提出的基于多比特存储器实现并行逻辑运算的方法及加法器，操作简单，具有高效的逻辑运算能力，适用于任何具有多比特存储能力的非易失存储器，仅需1个多比特存储器即可在两步操作下实现16种完备的布尔逻辑功能，并可以原位存储逻辑运算结果，大大缓解数据在存储单元和处理单元之间不断传输带来的额外延时和能耗问题。此外，基于此方法设计的N位全加器具有高效的并行运算能力，仅需3个存储器进行3N+2步操作即可实现加法运算，运算结果原位保存在相应的存储器中。相较于传统CMOS的1位全加器需要28个晶体管，该专利技术设计的1位全加器只需要3个存储器。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例提供的一种基于2比特铁电隧道结阻变非易失存储器进行并行逻辑运算的结构示意图；图2为本专利技术实施例提供的在脉冲电压脉宽为td＝10ns下，铁电隧道结电阻随外加脉冲电压变化的变化曲线；图3为本专利技术实施例提供的在脉冲电压脉宽为td＝10ns下，施加不同脉冲电压得到的4个可分辨的非易失电阻状态及阻态转换特性；图4为本专利技术实施例提供的在脉冲电压脉宽为td＝10ns下，不同电阻状态之间转换重复性测试；图5为本专利技术实施例提供的在一个2比特存储器中实现的4个可分辨的电阻状态的保持特性；图6为本专利技术实施例提供的在一个2比特存储器中4个存储状态之间相互转换示意图；图7为本专利技术实施例提供的卡诺图推导逻辑输出A′；图8为本专利技术实施例提供的卡诺图推导逻辑输出B′；图9为本专利技术实施例提供的基于三个2比特存储器件实现N位全加器功能的结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性本文档来自技高网...

【技术保护点】
1.一种基于多比特非易失存储器的并行逻辑运算方法，其特征在于，包括如下步骤：/n输入非易失存储器预设的非易失初始存储状态，并在非易失存储器两端分别施加不同的输入电平；所述输入电平由多路复用器通过控制端的逻辑值决定；/n基于非易失存储器多比特状态在不同输入电平下的转换规则，获得的器件非易失多比特存储状态对应的逻辑数值作为输出，其中所述的逻辑数值为同时进行多套逻辑运算得到的多套输出。/n

【技术特征摘要】
1.一种基于多比特非易失存储器的并行逻辑运算方法，其特征在于，包括如下步骤：
输入非易失存储器预设的非易失初始存储状态，并在非易失存储器两端分别施加不同的输入电平；所述输入电平由多路复用器通过控制端的逻辑值决定；
基于非易失存储器多比特状态在不同输入电平下的转换规则，获得的器件非易失多比特存储状态对应的逻辑数值作为输出，其中所述的逻辑数值为同时进行多套逻辑运算得到的多套输出。


2.根据权利要求1所述的基于多比特非易失存储器的并行逻辑运算方法，其特征在于：
所述非易失存储器包括多比特非易失存储器，具有多比特非易失存储能力，不同存储状态之间根据两端电压能够相互转换。


3.根据权利要求1所述的基于多比特非易失存储器的并行逻辑运算方法，其特征在于：
所述多比特存储器包括铁电阻变式存储器、阻变存储器、相变存储器以及磁存储器。


4.根据权利要求1所述的基于多比特非易失存储器的并行逻辑运算方法，其特征在于：
并行逻辑运算方法基于存储器预设的非易失初始存储状态和分别施加于存储器两端的不同的电平，利用1个多比特存储器在包括初始化和逻辑运算的两步操作下完成16种完备的布尔逻辑功能。


5.根据权利要求1所述的基于多比特非易失存储器的并行逻辑运算方法，其特征在于：
逻辑运算结果原位保存在多比特非易失存储器中。


6.根据权利要求1所述的一种基于多比特非易失存储器的并行逻辑运算方法，其特征在于：
所述多比特存储器为M比特存储器，M大于等于2，相应的，通过M比特逻辑运算方法同时完成M套逻辑运算。


7.根据权利要求1所述的一种基于多比特非易失存储器的并行逻辑运算方法，所述多比特存储器为2比特存储器时，其特征在于，包括如下步骤：
运算规则为，对应CD/EF输入所决定的加在存储器上的电平，使初始的...

【专利技术属性】
技术研发人员：马超，陶临风，罗振，金西，殷月伟，李晓光，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：安徽;34