一种减小列冗余替换电路面积的电路及芯片制造技术

本发明专利技术公开了一种减小列冗余替换电路面积的电路及芯片，电路包括列冗余替换完成后用于控制读写擦的控制电路和用于对列冗余信息进行替换的解码电路，将列冗余信息解码电路拆分为列冗余信息预解码电路和列冗余替换信息二级解码电路，将列冗余替换信息的二级解码电路分散到每个灵敏放大器当中去，这样横穿芯片左右的走线就会大大减少，明显减小列冗余替换电路的面积，降低因为增加列冗余替换电路给芯片面积带来的成本增加，同时可以提高芯片测试的良率。

【技术实现步骤摘要】
一种减小列冗余替换电路面积的电路及芯片
本专利技术涉及电路
，尤其涉及的是一种减小列冗余替换电路面积的电路及芯片。
技术介绍
随着半导体芯片制程工艺日益缩小，非易失性存储器芯片中存储单元的特性越来越难控制，在芯片制造过程中也更容易引入缺陷导致存储单元的特性不好，虽然往往只有少数的一些存储单元的特性不好，但为了保证存储器芯片的可靠性和耐久性，在晶圆测试和封装测试过程中只要发现了有擦写性能或者可靠性可能存在风险的存储单元，就对该颗芯片进行筛除，但随之而来的是带来测试良率的损失，提高了芯片的成本。为了减少因为少数存储单元不好的擦写性能或者可靠性可能存在缺陷而对整颗芯片进行筛除的比例（提高芯片测试的良率，降低芯片的成本），列冗余替换是目前主流非易失性存储器厂商的主要解决办法，利用列冗余将主存储区擦写特性不好或者可靠性存在风险的存储单元进行替换，从而达到提高良率的目的，但列冗余替换的电路设计也会新增芯片的面积，如果列冗余替换的电路设计不合理，导致增加了过多的芯片面积，即使通过列冗余替换提升了非易失性存储器芯片的晶圆测试和封装片测试的良率，但假如良率提升的比例低于因为新增列冗余替换电路设计对芯片面积增加的比例，反而进一步增加了非易失性存储器芯片的成本。所以列冗余替换电路的面积减小的工作十分必要，对降低非易失性存储器芯片的成本十分有价值。常见的列冗余替换电路的设计主要由两部分组成，一部分是列冗余替换信息的解码电路，一部分是列冗余替换完成后控制读写擦的电路，二者相比，前者电路所占用的芯片面积较大，决定了列冗余替换电路面积占整个非易失性存储器芯片面积的比例。以串行NORFlash为例，为了提高数据读取的速度，芯片内部的主存储区位线对应的灵敏放大器通常设置成128个，列冗余位线对应的灵敏放大器通常设置成1个，下图图1以主存储区8192根位线和列冗余64根位线为例来说明主存储区位线，列冗余位线和对应灵敏放大器的对应关系。可以从图1看到，主存储区8192根位线和列冗余区64根位线通过位线选通电路后变成128根主存储区次级位线和1根列冗余次级位线，分别一一对应到对应的灵敏放大器（灵敏放大器图1缩写为SA，是senseamplify的缩写），通过灵敏放大器检测对应的存储单元所存的是数据1还是数据0。以图1中8192根主存储区位线和64根列冗余区位线为例，常见的列冗余替换信息的解码电路是解码完成后，将一根列冗余位线对应的灵敏放大器检测出来的数据是否替换主存储区一根位线对应的灵敏放大器检测的数据的信息给到128个主存储区位线灵敏放大器（因主存储区一根位线对应的灵敏放大器通常设置成128个），即列冗余替换信息解码电路需要输出128根是否替换的标记信号给到128个主存储区位线灵敏放大器。如图2所示，为图1方案的列冗余替换信息的解码电路和物理版图布线的示意图。从图2中可以看到，此方案的128根标记是否替换的信号线的走线会占用较多的芯片面积，这些走线所占用的芯片面积同样计入列冗余电路面积，因为128个灵敏放大器是均匀地分布，占用了芯片的横向宽度，如果128根标记是否替换的信号横穿芯片的宽度方向，会增加芯片的面积，对于中低容量的串行NORFlash来说，因为芯片面积较小，以8Mbit的串行NORFlash来说，128根金属走线和相互的间距增加芯片的面积比例在1.0%~1.5%，这个比例对于不增加列冗余替换功能的8Mbit串行NORFlash（不增加列冗余替换功能的8Mbit串行NORFlash通常测试良率约为96%）来说实在太大，不容忽略。因此，现有的技术还有待于改进和发展。
技术实现思路
本专利技术的目的在于提供一种减小列冗余替换电路面积的电路及芯片，旨在解决现有芯片的横穿走线太多导致列冗余替换电路面积太大，无法同时满足提高芯片测试良率以及降低芯片成本的问题。本专利技术的技术方案如下：一种减小列冗余替换电路面积的电路，其中，包括列冗余替换完成后用于控制读写擦的控制电路和用于对列冗余信息进行替换的解码电路，所述解码电路包括用于对列冗余信息进行预解码的预解码电路和用于对列冗余信息进行替换的二级解码电路，所述二级解码电路设置的数量与芯片主存储区需要进行列冗余替换的位线上的灵敏放大器的数量一致，每个二级解码电路与芯片主存储区位线上的一个灵敏放大器一一对应，每个二级解码电路设置在芯片主存储区位线上的一个灵敏放大器内。所述的减小列冗余替换电路面积的电路，其中，所述二级解码电路包括第一三输入与门、第二三输入与门和第三三输入与门，所述第一三输入与门的输出端与芯片主存储区位线上的一个对应的灵敏放大器连接，第一三输入与门的第一输入端与第二三输入与门的输出端连接，第一三输入与门的第二输入端与第三三输入与门的输出端连接，第一三输入与门的第三输入端与预解码电路连接；第二三输入与门的第一输入端、第二输入端和第三输入端均与预解码电路连接，第三三输入与门的第一输入端、第二输入端和第三输入端均与预解码电路连接。所述的减小列冗余替换电路面积的电路，其中，所述预解码电路包括第一非门和第二非门，所述第一非门的输出端与第二非门的输入端连接，第二非门的输出端与对应的二级解码电路连接，第一非门的输出端与对应的二级解码电路连接，第一非门的输入端接收输入的pin（PersonalIdentificationNumber）码。所述的减小列冗余替换电路面积的电路，其中，所述灵敏放大器包括第三非门和第四非门，所述第三非门的输出端和第四非门的输入端连接，第三非门的输入端与第一三输入与门的输出端连接。所述的减小列冗余替换电路面积的电路，其中，所述灵敏放大器还包括灵敏放大器SA以及其锁存器SA_latch、第一控制开关和第二控制开关，所述第一控制开关的一端与锁存器SA_latch连接，第一控制开关的另一端连接灵敏放大器数据输出端；第二控制开关一端连接冗余信息输入，第二控制开关另一端连接灵敏放大器数据输出端；所述第一控制开关的开关由第四非门的输出端输出结果控制，第二控制开关的开关由第三非门的输出端输出结果控制。一种芯片，其中，包括如上述任一所述的减小列冗余替换电路面积的电路。本专利技术的有益效果：本专利技术通过提供一种减小列冗余替换电路面积的电路及芯片，电路包括列冗余替换完成后用于控制读写擦的控制电路和用于对列冗余信息进行替换的解码电路，将列冗余信息解码电路拆分为列冗余信息预解码电路和列冗余替换信息二级解码电路，将列冗余替换信息的二级解码电路分散到每个灵敏放大器当中去，这样横穿芯片左右的走线就会大大减少，明显减小列冗余替换电路的面积，降低因为增加列冗余替换电路给芯片面积带来的成本增加，同时可以提高芯片测试的良率。附图说明图1是现有技术中NORFlash存储器位线和灵敏放大器的对应关系示意图。图2是现有技术中列冗余替换信息的解码电路和物理版图布线的示意图。图3是本专利技术中减小列冗余替换电路面积的电路的示意图。具体实施方式下面将结合本申请实施例中附图，对本申请实施例中的技术方案本文档来自技高网...

【技术保护点】
1.一种减小列冗余替换电路面积的电路，其特征在于，包括列冗余替换完成后用于控制读写擦的控制电路和用于对列冗余信息进行替换的解码电路，所述解码电路包括用于对列冗余信息进行预解码的预解码电路和用于对列冗余信息进行替换的二级解码电路，所述二级解码电路设置的数量与芯片主存储区需要进行列冗余替换的位线上的灵敏放大器的数量一致，每个二级解码电路与芯片主存储区位线上的一个灵敏放大器一一对应，每个二级解码电路设置在芯片主存储区位线上的一个灵敏放大器内。/n

【技术特征摘要】
1.一种减小列冗余替换电路面积的电路，其特征在于，包括列冗余替换完成后用于控制读写擦的控制电路和用于对列冗余信息进行替换的解码电路，所述解码电路包括用于对列冗余信息进行预解码的预解码电路和用于对列冗余信息进行替换的二级解码电路，所述二级解码电路设置的数量与芯片主存储区需要进行列冗余替换的位线上的灵敏放大器的数量一致，每个二级解码电路与芯片主存储区位线上的一个灵敏放大器一一对应，每个二级解码电路设置在芯片主存储区位线上的一个灵敏放大器内。


2.根据权利要求1所述的减小列冗余替换电路面积的电路，其特征在于，所述二级解码电路包括第一三输入与门、第二三输入与门和第三三输入与门，所述第一三输入与门的输出端与芯片主存储区位线上的一个对应的灵敏放大器连接，第一三输入与门的第一输入端与第二三输入与门的输出端连接，第一三输入与门的第二输入端与第三三输入与门的输出端连接，第一三输入与门的第三输入端与预解码电路连接；第二三输入与门的第一输入端、第二输入端和第三输入端均与预解码电路连接，第三三输入与门的第一输入端、第二输入端和第三输入端均与预解码电路连接。


3.根据权利要求2所述的减小列冗...

【专利技术属性】
技术研发人员：温靖康，鲍奇兵，刘梦，
申请(专利权)人：深圳市芯天下技术有限公司，
类型：发明
国别省市：广东;44