一种用于三维闪存的原始误码率降低方法技术

本发明专利技术公开了一种用于三维闪存的原始误码率降低方法。三维闪存具有大存储容量和高单元存储密度，但是随着数据的长时间保存和存储单元的不断磨损，原始误码率不断提升。高原始误码率一方面降低了数据存储可靠性，另一方面增加了纠错码的压力，提高了译码延迟，降低了三维闪存存储系统性能。本发明专利技术为了提高三维闪存性能和数据可靠性，提出了一种降低原始误码率的方法。首先利用硬件测试平台对三维闪存芯片进行测试，统计每相邻两个状态之间的转移比例，然后在具有较高转移比例的两个相邻状态之间动态调整读电压，以降低因高转移比例引起的高原始误码率，提高可靠性和降低纠错码的延迟。

An original bit error rate reduction method for 3D flash memory

【技术实现步骤摘要】
一种用于三维闪存的原始误码率降低方法
本专利技术属于固态盘存储
，更具体地，涉及一种用于三维闪存的原始误码率降低方法。
技术介绍
三维闪存具有大存储容量和高单元存储密度，主要得益于采用三维层次结构且每单元可存储多个比特信息。然而，数据可靠性变成了主要的问题，由于层间干扰、保存和可编程擦写周期的影响造成了较高的原始误码率。高原始误码率一方面降低了数据存储可靠性，另一方面增加了纠错码的压力，增加了译码延迟，降低了三维闪存系统性能。比如对于低密度奇偶校验(LowDensityParityCheck,简称LDPC)来说，高原始误码率增加了硬译码迭代次数，且数据可靠性不能得到保证。需要纠错能力更强的软判决译码保证数据存储可靠性，但是软判决译码需要施加多个读电压读取软数据，增加了读延迟。降低原始误码率能够保证数据存储可靠性的同时降低译码延迟，提升三维闪存系统读性能。然而，现有的降低三维闪存原始误码率的方法没有充分考虑读电压对状态转移比例的影响，且引起不必要的电压移动操作。
技术实现思路
针对现有技术的以上缺陷或改进需求，本专利技术提供了一种用于三维闪存的原始误码率的降低方法。该方法的技术原理为，首先利用FPGA硬件测试平台对三维闪存芯片进行测试，统计在不同的保存时间和可编程擦写周期下每个状态之间的转移比例。然后，仅在转移比例较高的相邻状态之间动态调整读电压，以降低状态转移比例，从而降低原始误码率。因为施加的读电压对原始误码率具有重要的影响，随着数据保存时间和可编程擦写周期的增加，单元阈值电压漂移引起相邻的分布窗口交叉重叠，使用原始默认的读电压会造成高原始误码率。根据状态转移比例动态调整读电压，不仅能够有效降低高状态转移比例引起的高误码率的问题，而且能够减少不必要的电压移动操作，从而能够解决原始误码率引起的高延迟的技术问题。采取的具体技术方案为：一种用于三维闪存原始误码率的降低方法，其是应用在闪存系统中，所述方法包括以下步骤：(1)设置数据保存时间为1个月、3个月、6个月、9个月和12个月，闪存块的可编程擦写周期为5000和10000次。(2)利用FPGA硬件测试平台对三维闪存芯片进行测试，对随机选取的若干个闪存块写入随机数据，并对原始数据进行缓存。(3)统计当可编程擦写周期为5000和10000次时每个状态之间的转移比例与保存时间的关系，并绘制曲线。(4)统计分析每个页原始误码率和高状态转移比例之间的关系。本步骤的优点在于：能够有效分析高状态转移比例在原始误码率中占据的百分比。(5)如果两个相邻状态的转移比例较高且引起较高的原始误码率，则移动读电压读取数据。在电压移动的过程中，考虑状态分布的转移方向，随着保存时间的增加状态分布一般向左转移，电压向左移动。(6)在其他状态之间施加默认的读电压读取数据。其他的状态转移比例较低，在原始误码率中占据较低的比例，不必要移动读电压，降低移动读电压引起的开销。要求保护的技术方案为：一种用于三维闪存的原始误码率降低方法，包括以下步骤：(1)设置数据保存时间为从短到长至少设定两个不同的时间段，闪存块的可编程擦写周期为从低到高至少设定两个不同频次；(2)利用FPGA硬件测试平台对三维闪存芯片进行测试，对随机选取的若干个闪存块写入随机数据，并对原始数据进行缓存；(3)统计当可编程擦写周期为步骤(1)所述不同频次时每个状态之间的转移比例与保存时间的关系，并绘制曲线；(4)统计分析每个页原始误码率和高状态转移比例之间的关系；(5)如果两个相邻状态的转移比例较高且引起较高的原始误码率，则移动读电压再读取数据；在读电压移动的过程中，考虑状态分布的转移方向，随着保存时间的增加状态分布一般向左转移，所以读电压向左移动；(6)在其他状态之间施加默认的读电压读取数据；其他的状态转移比例较低，在原始误码率中占据较低的比例，不必要移动读电压，降低移动读电压引起的开销。优选地，在步骤(1)中所述从短到长至少设定两个不同时间段为1个月、3个月、6个月、9个月和12个月。优选地，在步骤(1)中所述从低到高至少设定两个不同频次为5000和10000次。通过本专利技术的方法，使用实际的测试能够更加有效地证明存在不平衡的状态转移特征；可以直观地反映每个状态的错误比例随着不同保存周期的变化情况；能够有效分析高状态转移比例在原始误码率中占据的百分比；移动读电压可以明显降低原始误码率，降低纠错码的纠错压力和纠错延迟，在低状态转移比例的状态之间施加默认读电压，可以降低不必要的开销。本专利技术与现有技术相比，能够取得下列有益效果：(1)能够有效降低三维闪存系统原始误码率，提高可靠性和性能。(2)能够根据状态转移比例动态调整读电压，降低不必要的电压调整。附图说明图1为本专利技术原始误码率降低方法的设计结构图。图2为本专利技术原始误码率降低方法的流程图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。此外，下面所描述的本专利技术各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。本专利技术的设计结构图如图1所示，对于三维MLC(Multi-LevelCell)闪存来说，每个单元存储两比特信息，具有四种存储状态，分别为状态11，状态10，状态00和状态01，其中左比特称为最高有效比特(MostSignificantBit，MSB)，右比特称为最低有效比特(LeastSignificantBit)。图中实线表示默认读电压；虚线表示移动读电压；实曲线表示四个存储状态对应的原始阈值电压分布；虚曲线表示存储单元受保存时间和可编程擦写周期影响后的阈值电压分布受到信道噪音干扰后发生漂移，造成相邻的两个阈值电压分布交叉。每个状态受信道噪音干扰的程度不同，会以不同的概率发生转移。本专利技术首先通过硬件测试实验，统计在不同的保存时间和可编程擦写周期下各状态之间的转移比例。然后仅在转移比例较高的相邻两个状态之间动态施加读电压，降低易错的状态转移比例，从而降低原始误码率和译码延迟。如图2所示，本专利技术提供了一种用于三维闪存原始误码率的降低方法，其是应用在闪存系统中，且包括以下步骤：(1)设置数据保存时间为1个月、3个月、6个月、9个月和12个月，闪存块的可编程擦写周期为5000和10000次。(2)利用FPGA硬件测试平台对三维闪存芯片进行测试，对随机选取的若干个闪存块写入随机数据，并将原始数据缓存。本步骤的优点在于：使用实际的测试能够更加有效地证明存在不平衡的状态转移特征。(3)统计当可编程擦写周期为5000和10000次时每个状态之间的转移比例与保存时间的关系，并绘制曲线。本步骤的优点在于：可以直观地反映每个状态的错误比例随着不同保存周期的变化情况。(4本文档来自技高网...

【技术保护点】
1.一种用于三维闪存的原始误码率降低方法，其特征在于，所述方法包括以下步骤：/n(1)设置数据保存时间为从短到长至少设定两个不同的时间段，闪存块的可编程擦写周期为从低到高至少设定两个不同频次；/n(2)利用FPGA硬件测试平台对三维闪存芯片进行测试，对随机选取的若干个闪存块写入随机数据，并对原始数据进行缓存；/n(3)统计当可编程擦写周期为步骤(1)所述不同频次时每个状态之间的转移比例与保存时间的关系，并绘制曲线；/n(4)统计分析每个页原始误码率和高状态转移比例之间的关系；/n(5)如果两个相邻状态的转移比例较高且引起较高的原始误码率，则移动读电压再读取数据；在读电压移动的过程中，考虑状态分布的转移方向，随着保存时间的增加状态分布一般向左转移，所以读电压向左移动；/n(6)在其他状态之间施加默认的读电压读取数据；其他的状态转移比例较低，在原始误码率中占据较低的比例，不必要移动读电压，降低移动读电压引起的开销。/n

【技术特征摘要】
1.一种用于三维闪存的原始误码率降低方法，其特征在于，所述方法包括以下步骤：
(1)设置数据保存时间为从短到长至少设定两个不同的时间段，闪存块的可编程擦写周期为从低到高至少设定两个不同频次；
(2)利用FPGA硬件测试平台对三维闪存芯片进行测试，对随机选取的若干个闪存块写入随机数据，并对原始数据进行缓存；
(3)统计当可编程擦写周期为步骤(1)所述不同频次时每个状态之间的转移比例与保存时间的关系，并绘制曲线；
(4)统计分析每个页原始误码率和高状态转移比例之间的关系；
(5)如果两个相邻状态的转移比例较高且引起较高的原始误码率，则移动读电压再读取数据；在读电压移动的...

【专利技术属性】
技术研发人员：刘碧贞，苗诗君，余云，李礼，吴佳，
申请(专利权)人：上海威固信息技术股份有限公司，
类型：发明
国别省市：上海;31