半导体装置制造方法及图纸

提供了一种半导体装置，所述半导体装置包括：第一半导体结构，包括基底和电路元件；和第二半导体结构，连接到第一半导体结构。第二半导体结构包括基体层、第一存储器单元结构、第二存储器单元结构以及在第一存储器单元结构与第二存储器单元结构之间的共位线。第一存储器单元结构包括第一栅电极、第一沟道结构和第一串选择沟道结构。第二存储器单元结构包括第二栅电极、第二沟道结构、第二串选择沟道结构以及在第二沟道结构与第二串选择沟道结构之间的连接区域。第一存储器单元结构还包括在共位线与第一串选择沟道结构之间的第一沟道垫，并且第二存储器单元结构还包括沿共位线延伸的第二沟道垫。

【技术实现步骤摘要】
半导体装置本申请要求于2019年5月17日在韩国知识产权局提交的第10-2019-0057920号韩国专利申请的优先权权益，该韩国专利申请的公开内容通过引用被完全包含于此。
本专利技术构思涉及一种半导体装置。
技术介绍
可以制造半导体装置以处理大量数据，同时半导体装置具有减小的体积。为了制造能够处理大量数据的半导体装置，同时减小半导体装置的整体体积，可以增大构成半导体装置的半导体元件的集成度。因此，作为用于改善半导体装置的集成度的一种方法，已经提出了具有垂直晶体管结构而不是传统的平面晶体管结构的半导体装置。这样的半导体装置可以包括中心位线结构，中心位线结构在垂直堆叠的上存储器单元串与下存储器单元串之间共享位线。然而，随着位线的尺寸减小，会难以将沟道与位线对准。
技术实现思路
本专利技术构思的一些示例实施例提供了一种具有改善的集成度和可靠性的半导体装置。根据本专利技术构思的一些示例实施例，一种半导体装置包括第一半导体结构和第二半导体结构，第一半导体结构包括基底和在基底上的电路元件，第二半导体结构连接到第一半导体结构，第二半导体结构包括基体层、第一存储器单元结构、第二存储器单元结构和共位线。第一存储器单元结构包括：第一栅电极，在基体层的第一表面上，在垂直于基体层的第一表面的方向上彼此间隔开；第一沟道结构，穿过第一栅电极的一部分；以及第一串选择沟道结构，在第一沟道结构的一端处连接到第一沟道结构，第一串选择沟道结构穿过第一栅电极的一部分。第二存储器单元结构包括：第二栅电极，垂直地(例如，在垂直方向上)与第一栅电极叠置并且在垂直于基体层的第一表面的方向上彼此间隔开；第二沟道结构，穿过第二栅电极的一部分；第二串选择沟道结构，在第二沟道结构的一端处连接到第二沟道结构，第二串选择沟道结构穿过第二栅电极的一部分；以及连接区域，在第二沟道结构与第二串选择沟道结构之间，连接区域具有比每个第二沟道结构的宽度和每个第二串选择沟道结构的宽度宽的宽度。共位线在第一存储器单元结构与第二存储器单元结构之间，共位线共同地(公共地)电连接到第一串选择沟道结构和第二串选择沟道结构。其中，第一存储器单元结构还包括在共位线与第一串选择沟道结构之间的第一沟道垫，并且第二存储器单元结构还包括在共位线的面对第二存储器单元结构的第一表面上沿共位线的第二沟道垫。根据本专利技术构思的一些示例实施例，一种半导体装置包括：基体层；第一栅电极，在基体层的第一表面上，在垂直于基体层的第一表面的方向上彼此间隔开；第一沟道结构，穿过第一栅电极的至少一部分，并且包括第一沟道层；第二栅电极，在第一栅电极的一侧，并且在垂直于基体层的第一表面的方向上彼此间隔开；第二沟道结构，穿过第二栅电极的至少一部分，并且包括第二沟道层；共位线，在第一栅电极与第二栅电极之间，并且共同地(公共地)电连接到第一沟道层和第二沟道层；第一沟道垫，在第一沟道结构的一端与共位线的第一表面之间；以及第二沟道垫，在共位线的第二表面上沿共位线，第二表面与共位线的第一表面相对。根据本专利技术构思的一些示例实施例，一种半导体装置包括第一半导体结构和第二半导体结构，第一半导体结构包括基底和在基底上的电路元件，第二半导体结构在第一半导体结构上，其中，第二半导体结构包括基体层、第一存储器单元结构、第二存储器单元结构和共位线。第一存储器单元结构包括：第一栅电极，在基体层的第一表面上，在垂直于基体层的第一表面的方向上彼此间隔开；第一沟道结构，穿过第一栅电极的一部分；第一串选择沟道结构，在第一沟道结构的一端处连接到第一沟道结构，第一串选择沟道结构穿过第一栅电极的一部分；以及第一沟道垫，在第一串选择沟道结构的一端处。第二存储器单元结构包括：第二栅电极，垂直地与第一栅电极叠置并且在垂直于基体层的第一表面的方向上彼此间隔开；第二沟道结构，穿过第二栅电极的一部分；第二串选择沟道结构，在第二沟道结构的一端处连接到第二沟道结构，第二串选择沟道结构穿过第二栅电极的一部分；以及第二沟道垫，在第二串选择沟道结构的一端处。共位线在第一存储器单元结构与第二存储器单元结构之间，共位线共同地(公共地)电连接到第一沟道结构和第二沟道结构。其中，基于共位线，第一沟道垫和第二沟道垫相对于彼此不对称地布置。附图说明通过下面的结合附图的详细描述，本公开的上述和其它方面、特征以及优点将更容易被理解，在附图中：图1是根据一些示例实施例的半导体装置的示意性框图。图2是根据一些示例实施例的半导体装置的单元阵列的等效电路图。图3是示出根据一些示例实施例的半导体装置的布置的示意性布局图。图4是根据一些示例实施例的半导体装置的示意性剖视图。图5是根据一些示例实施例的半导体装置的示意性局部放大图。图6A至图6C是根据一些示例实施例的半导体装置的局部构造的示意性剖视图。图7是根据一些示例实施例的半导体装置的构造的一部分的示意性透视图。图8是根据一些示例实施例的半导体装置的示意性剖视图。图9是根据一些示例实施例的半导体装置的示意性剖视图。图10是根据一些示例实施例的半导体装置的示意性剖视图。图11是根据一些示例实施例的半导体装置的示意性剖视图。图12是根据一些示例实施例的半导体装置的示意性剖视图。图13A至图13P是示出根据一些示例实施例的半导体装置的制造方法的示意性剖视图。图14是示出根据一些示例实施例的包括半导体装置的电子设备的框图。具体实施方式在下文中，将参照附图描述本专利技术构思的一些示例实施例。在下面的描述中，诸如“上”、“上部”、“上表面”、“下”、“下部”、“下表面”、“侧表面”等的术语可以被理解为参照附图。图1是根据一些示例实施例的半导体装置的示意性框图。参照图1，半导体装置10可以包括存储器单元阵列20和/或外围电路30。外围电路30可以包括行解码器32、页缓冲器34、输入/输出(I/O)缓冲器35、控制逻辑36和/或电压产生器37。存储器单元阵列20可以包括多个存储器块，并且每个存储器块可以包括多个存储器单元。多个存储器单元可以经由串选择线SSL、字线WL和接地选择线GSL连接到行解码器32，并且可以经由位线BL连接到页缓冲器34。在一些示例实施例中，布置在同一行上的多个存储器单元可以连接到同一字线WL，布置在同一列中的多个存储器单元可以连接到同一位线BL。行解码器32可以对输入地址ADDR进行解码，以生成并传输字线WL的驱动信号。响应于控制逻辑36的控制，行解码器32可以将由电压产生器37生成的字线电压分别提供到选择的字线WL和未选择的字线WL。页缓冲器34可以经由位线BL连接到存储器单元阵列20，以读取存储在存储器单元中的信息。根据操作模式，页缓冲器34可以暂时存储要存储在存储器单元中的数据，或者感测存储在存储器单元中的数据。页缓冲器34可以包括列解码器和/或感测放大器。列解码器可以选择性地激活存储器单元阵列20的位线BL。感测放大器可以在读取操作期间感测由列解码器选择的位线BL本文档来自技高网...

【技术保护点】
1.一种半导体装置，所述半导体装置包括第一半导体结构和第二半导体结构，所述第一半导体结构包括基底和在所述基底上的电路元件，所述第二半导体结构连接到所述第一半导体结构，所述第二半导体结构包括基体层、第一存储器单元结构、第二存储器单元结构和共位线，/n所述第一存储器单元结构包括：/n第一栅电极，在所述基体层的第一表面上，在垂直于所述基体层的所述第一表面的方向上彼此间隔开；/n第一沟道结构，穿过所述第一栅电极的一部分；以及/n第一串选择沟道结构，在所述第一沟道结构的一端处连接到所述第一沟道结构，所述第一串选择沟道结构穿过所述第一栅电极的一部分；/n所述第二存储器单元结构包括：/n第二栅电极，垂直地与所述第一栅电极叠置并且在垂直于所述基体层的所述第一表面的所述方向上彼此间隔开；/n第二沟道结构，穿过所述第二栅电极的一部分；/n第二串选择沟道结构，在所述第二沟道结构的一端处连接到所述第二沟道结构，所述第二串选择沟道结构穿过所述第二栅电极的一部分；以及/n连接区域，在所述第二沟道结构与所述第二串选择沟道结构之间，所述连接区域具有比所述第二沟道结构的宽度和所述第二串选择沟道结构的宽度宽的宽度；/n所述共位线在所述第一存储器单元结构与所述第二存储器单元结构之间，所述共位线共同地电连接到所述第一串选择沟道结构和所述第二串选择沟道结构，其中，/n所述第一存储器单元结构还包括在所述共位线与所述第一串选择沟道结构之间的第一沟道垫，并且/n所述第二存储器单元结构还包括在所述共位线的面对所述第二存储器单元结构的第一表面上沿所述共位线的第二沟道垫。/n...

【技术特征摘要】
20190517 KR 10-2019-00579201.一种半导体装置，所述半导体装置包括第一半导体结构和第二半导体结构，所述第一半导体结构包括基底和在所述基底上的电路元件，所述第二半导体结构连接到所述第一半导体结构，所述第二半导体结构包括基体层、第一存储器单元结构、第二存储器单元结构和共位线，
所述第一存储器单元结构包括：
第一栅电极，在所述基体层的第一表面上，在垂直于所述基体层的所述第一表面的方向上彼此间隔开；
第一沟道结构，穿过所述第一栅电极的一部分；以及
第一串选择沟道结构，在所述第一沟道结构的一端处连接到所述第一沟道结构，所述第一串选择沟道结构穿过所述第一栅电极的一部分；
所述第二存储器单元结构包括：
第二栅电极，垂直地与所述第一栅电极叠置并且在垂直于所述基体层的所述第一表面的所述方向上彼此间隔开；
第二沟道结构，穿过所述第二栅电极的一部分；
第二串选择沟道结构，在所述第二沟道结构的一端处连接到所述第二沟道结构，所述第二串选择沟道结构穿过所述第二栅电极的一部分；以及
连接区域，在所述第二沟道结构与所述第二串选择沟道结构之间，所述连接区域具有比所述第二沟道结构的宽度和所述第二串选择沟道结构的宽度宽的宽度；
所述共位线在所述第一存储器单元结构与所述第二存储器单元结构之间，所述共位线共同地电连接到所述第一串选择沟道结构和所述第二串选择沟道结构，其中，
所述第一存储器单元结构还包括在所述共位线与所述第一串选择沟道结构之间的第一沟道垫，并且
所述第二存储器单元结构还包括在所述共位线的面对所述第二存储器单元结构的第一表面上沿所述共位线的第二沟道垫。


2.根据权利要求1所述的半导体装置，其中，
所述第一沟道垫在所述共位线的与所述共位线的所述第一表面相对的第二表面上，并且被限制到与所述第一串选择沟道结构连接的区域。


3.根据权利要求1所述的半导体装置，
其中，所述第一串选择沟道结构包括在所述第一串选择沟道结构中的沟道层，并且
其中，在所述第一沟道垫与所述第一串选择沟道结构之间的界面上，所述第一沟道垫具有与所述第一串选择沟道结构中的所述沟道层的外壁的宽度基本相同的宽度。


4.根据权利要求1所述的半导体装置，其中，所述第二沟道垫在未连接到所述第二串选择沟道结构的区域中具有第一厚度，并且在连接到所述第二串选择沟道结构的区域中具有第二厚度，所述第二厚度比所述第一厚度小。


5.根据权利要求1所述的半导体装置，
其中，所述共位线包括导电层和在所述导电层上的阻挡层，并且
其中，所述阻挡层位于所述第一沟道垫和所述第二沟道垫与所述导电层之间。


6.根据权利要求1所述的半导体装置，
其中，所述第一栅电极和所述第二栅电极分别包括与所述共位线相邻的第一串选择栅电极和第二串选择栅电极，
其中，所述第一串选择沟道结构和所述第二串选择沟道结构穿过所述第一串选择栅电极和所述第二串选择栅电极，并且
其中，所述第一串选择栅电极和所述第二串选择栅电极构成串选择晶体管。


7.根据权利要求6所述的半导体装置，
其中，所述第一串选择栅电极和所述第二串选择栅电极包括与所述第一栅电极和所述第二栅电极中的除所述第一串选择栅电极和所述第二串选择栅电极之外的一些的材料不同的材料，并且
其中，所述第一栅电极和所述第二栅电极中的除所述第一串选择栅电极和所述第二串选择栅电极之外的所述一些构成存储器单元。


8.根据权利要求6所述的半导体装置，其中，所述第二存储器单元结构还包括蚀刻停止层，所述蚀刻停止层围绕所述第二串选择沟道结构的与所述连接区域相邻的部分。


9.根据权利要求1所述的半导体装置，其中，所述第一沟道结构和所述第二沟道结构包括分别从所述第一栅电极和所述第二栅电极顺序地布置的栅极电介质层和在所述栅极电介质层中的沟道层，
其中，所述沟道层分别从所述第一沟道结构和所述第二沟道结构延伸到所述第一串选择沟道结构和所述第二串选择沟道结构中。


10.根据权利要求9所述的半导体装置，其中，在所述第一存储器单元结构中...

【专利技术属性】
技术研发人员：金森宏治，金容锡，李炅奂，林濬熙，韩智勳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR