电路时延测试方法技术

一种新的可变双观测点的时延测试方法，建立了可变双观测点的时延测试模型。被测电路的完全时延测试集是由通路集的一个最大线性无关组中每条通路的波形敏化测试图形构成的。对每一个测试，按照可变双观测点的时延测试模型工作的测试仪需要在电路的原始输出采样两次以确定被测通路的传输延时是否在预期的正常范围内，采样的时间对不同的测试是可变的。用该方法实现一种精确测量的时延测试自动生成系统。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种可变双观测点的。随着集成电路(Integrated Circuit，简称IC)设计技术和制造工艺的不断发展，数字系统的工作频率在迅速提高。为了确保数字系统的正常工作，必须对它们进行测试。IC测试包含两方面的内容逻辑测试和时延测试(Delay Testing)。逻辑测试验证系统逻辑功能的正确性，即在给定输入的情况下、测试其是否输出正确的响应。时延测试则验证系统时间特性的正确性，即在给定输入的情况下、测试其是否能在规定的时钟周期内输出正确的响应。现代数字电路集成度越来越高、工作频率越来越快，对电路进行时延测试也越来越关键，受到科学界和工业界的普遍关注。可变双观测点的时延测试方法是在时延测试领域提出的一种新的测试方法。附图说明图1给出了国际上普遍使用的时延测试的硬件模型。标号10为输入锁存器，标号20为组合网络，标号30为输出锁存器，时钟c1，c2分别为输入锁存器和输出锁存器的输入时钟，中间的组合网络为被测的组合电路，使用一个测试向量对作为被测电路的一个测试。假定测试向量对为<V1，V2>。时钟c1在t0时刻经输入锁存器将输入向量V1送入被测的组合电路，等待充分长的时间以使电路的各点状态稳定，然后在t1时刻输入V2。假设电路的工作时钟周期为τ，则在t2＝t1+τ时刻由时钟c2将组合网络的输出锁存到输出锁存器中。将输出的状态和预期的逻辑值相比较可以判断被测电路中是否存在时延故障。对时延测试的研究一般基于两种时延故障模型门时延故障模型(gatedelay fault model)和通路时延故障模型(path delay fault model)。门时延故障模型描述由电路中单独某个元件的延迟过大引起的电路在时间特性上的不正确表现，通路时延故障模型则面对沿着电路中的门和线构成的从电路的某个原始输入到某个原始输出的某条通路，考察该通路上各元件的延时积累造成的时延过大的现象。由于门时延故障模型只能用来检测局部的非常大的时延故障，而电路时间特性的失效行为往往是由许多稍大的延迟积累起来产生的，所以现在人们更倾向于使用通路时延故障模型。在通路时延故障模型下，使用上述的时延测试硬件模型，根据系统时钟周期限定统一的测试采样时刻t2，对任一测试，只有在这一时刻输出端预期的跳变还未来到，才认为所测的通路存在时延故障。但是，在这个硬件模型下，一个测试只关心电路中的被测通路是否存在时延故障，其测试向量对也只能对电路中的被测通路进行测试；而电路中的总通路数是与电路的门数成指数增长的，随着电路规模的增大，穷举测试每条通路是不可能的。于是，与电路的门数成指数增长的庞大通路数成为时延测试的主要困难。此外，采用什么样的通路敏化方法是通路时延测试产生中的关键问题。针对通路时延测试产生的大部分研究工作使用不考虑电路的时延分配的通路敏化方法，主要有强健测试、非强健测试等。在这类敏化条件下，多数电路中大部分通路是不可测试的，从而严重影响了时延测试的完全性。在考虑电路的时延分配的情况下，闵应骅，李忠诚，赵著行，“布尔过程论，”《中国科学》E辑，1996年12月，第26卷，第6期，第541-548页的文献基于布尔过程提出了波形敏化的概念。波形敏化允许使用电路中的“冒险”(hazard)来在电路中传播跳变信号。与不考虑电路的时延分配的敏化条件相比，波形敏化更接近于电路的实际，并且使得电路中可测的通路数大大增加了。考虑电路的时延分配，也使估计电路中各通路的通路延时成为可能。通路时延测试所面临的主要困难有两点一、电路中的通路数太多了，并且其数目随着电路的大小按指数率增长；二、电路中大部分通路是不可测的。本专利技术正是面对上述难点提出的实现电路的完全时延测试的一种简单有效的途径。本专利技术的一个目的是精减被测通路数。本专利技术的另一个目的是选择适当的通路敏化方法对通路进行测试。在此提出了一种新的可变双观测点的时延测试方法，建立了可变双观测点的时延测试模型。对每一个测试，按照可变双观测点的时延测试模型工作的测试仪需要在电路的原始输出采样两次以确定被测通路的传输延时是否在预期的正常范围内，采样的时间对不同的测试是可变的。为了估计电路中各通路的通路延时的正常范围，需要知道被测电路门级的时延分配，实现一种精确测量的时延测试自动生成系统。在此提出一种可变双观测点的时延测试方法，把被测电路作为一个组合网络，由测试仪产生第一时钟序列、第二时钟序列和第三时钟序列。第一时钟序列在第一时刻将输入跳变送入输入锁存，第二时钟序列和第三时钟序列为采样脉冲，分别在第二时刻和第三时刻(第二时刻在第三时刻之前)送入输出锁存。测试仪检查输出锁存器里的数据，从而确定预期的跳变是否产生。在上述可变双观测点的时延测试方法中，找出电路通路集的最大线性无关组，并对该最大线性无关组进行测试，即可完成对整个电路的时延测试。下面参照附图具体描述本专利技术的具体实施例。图1为时延测试的硬件模型。图2为可变双观测点的时延测试模型。图3为可变双观测点的时延测试产生系统。图4为“可变双观测点的时延测试产生”系统的测试产生算法。图5为C17的电路。图6为C17的通路图。图2示出可变双观测点的时延测试模型。如该图中所示，把被测电路作为一个组合网络10，由测试仪产生第一时钟序列C0、第二时钟序列C1和第三时钟序列C2。第一时钟序列C0在第一时刻t0将输入跳变送入输入锁存，第二时钟序列C1和第三时钟序列C2为采样脉冲，分别在第二时刻t1和第三时刻t2(t1＜t2)送入输出锁存。测试仪检查输出锁存器里的数据，从而确定预期的跳变是否产生。假定电路中所有门的延时是固定的参数，那么对于每条被测的通路pk，t1＝mkD-δ，t2＝mkD+δ，其中mk是通路pk上的门数，D为设计时规定的门延迟，δ为测试采样时间的前后跨度。假设电路的时钟周期为C，δ的值等于 在实际电路的实现中，由于工艺的误差等原因，门的延时往往是在一个区间内变化的，其中D为平均门延时，ε为可以接受的最大误差。这时对于每条被测的通路pk，可以取t1＝mk(D-ε)-δ，t2＝mk(D+ε)+δ，取δ的值等于 前面提到，电路中的通路是由电路中从某个原始输入到某个原始输出之间的门和线组和构成的。在所有通路构成的通路集中，可以找到一个最小的通路子集，使得通路集中任意通路所对应的门和线的组合，都可以由这个通路子集中的各通路所对应的门和线的组合，用代数的线性组合方式表示出来。在代数意义上，这个最小的通路子集中的通路构成总通路集中的一个最大线性无关组，它的大小对特定的电路是确定的，它等于inpnum+∑j(fobj-1)，其中inpnum是原始输入数，fobj是扇出源j的扇出分支数。因此，总通路集中的一个最大线性无关通路集的元素个数与电路的规模呈线性增长关系。专利技术人发现，找到被测电路的这样的一个最大线性无关通路集的测试集，用可变双观测点的时延测试模型对它们进行时延测试，只要电路通过这样的测试，就一定不存在时延故障(有关证明见附录)。因此，对被测电路的一个最大线性无关通路集的可变双观测点的时延测试，构成了被测电路的一个完全时延测试集。实现的“可变双观测点的时延测试产生”系统采用波形敏化作为测试产生的通路敏化条件，是一种精确测量的本文档来自技高网...

【技术保护点】
一种电路时延测试方法，其中包括如下步骤： 第一步骤，实现被测电路在门级的内部数据结构，给出门级的时延分配方案； 第二步骤，确定在被测电路总通路集中，最大线性无关通路集的寻找算法； 第三步骤，实现精确测量的时延测试产生算法； 第四步骤，实现可变双观测点时延测试的模式生成算法； 第五步骤，生成每个测试的可变双观测点； 第六步骤，模拟验证。

【技术特征摘要】

【专利技术属性】
技术研发人员：李华伟，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：11[中国|北京]