一种脉冲时钟产生电路、集成电路和相关方法技术

本申请提供了一种脉冲时钟产生电路、集成电路和相关方法，上述脉冲时钟产生电路包括：信号控制电路，分别与所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于输入时钟输入信号和使能信号；以及在所述时钟输入信号、所述使能信号和所述脉冲宽度控制电路输出的脉冲宽度控制信号的控制下，输出门控信号；脉冲宽度控制电路，分别与脉冲时钟输出电路和所述信号控制电路相连，用于在所述脉冲时钟输出电路输出的脉冲时钟信号的控制下，输出脉冲宽度控制信号，并输入到信号控制电路中；脉冲时钟输出电路，用于在所述门控信号和所述时钟输入信号的驱动下，输出脉冲时钟信号。采用上述脉冲时钟产生电路，能够产生准确的脉冲时钟信号。

A pulse clock generating circuit, integrated circuit and related method

【技术实现步骤摘要】
一种脉冲时钟产生电路、集成电路和相关方法
本申请涉及集成电路
，尤其涉及一种脉冲时钟产生电路、集成电路和相关方法。
技术介绍
时钟CLK是芯上系统/片上系统(SystemOfChip，SOC)系统的必须，SOC内部运算处理需要时钟来驱动。一般典型的时钟是接近50％的占空比的信号，D触发器采用上升沿和下降沿来触发，而锁存器(latch)则使用电平触发。随着SOC系统越来越复杂，芯片的芯片上所集成的功能越来越复杂，对时钟有一些特殊的要求例如脉冲锁存(Pulselatch)，其由典型的锁存器(latch)和脉冲时钟(PulseClock)组合而成，可以实现一个PulseClock驱动多组latch，使得电路的功耗和面积得到优化。而脉冲时钟是实现脉冲锁存器的关键。典型的脉冲时钟产生电路请参考图1a所示，当使能信号Enable为高电平时，时钟输入信号Clock经过与门、反相器及延迟Delay后进入与门从而产生PulseClock。当Enable为低电平时不会产生脉冲时钟信号。基于图1a产生的信号波形图可以参考图1b所示。但是实际应用中，由于本文档来自技高网...

【技术保护点】
1.一种脉冲时钟产生电路，其特征在于，包括：信号控制电路、脉冲宽度控制电路和脉冲时钟输出电路，其中：/n所述信号控制电路，分别与所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于输入时钟输入信号和使能信号；以及在所述时钟输入信号、所述使能信号和所述脉冲宽度控制电路输出的脉冲宽度控制信号的控制下，输出门控信号；/n所述脉冲宽度控制电路，分别与脉冲时钟输出电路和所述信号控制电路相连，用于在所述脉冲时钟输出电路输出的脉冲时钟信号的控制下，输出脉冲宽度控制信号，并输入到信号控制电路中；/n所述脉冲时钟输出电路，用于在所述门控信号和所述时钟输入信号的驱动下，输出脉冲时钟信号。/n

【技术特征摘要】
1.一种脉冲时钟产生电路，其特征在于，包括：信号控制电路、脉冲宽度控制电路和脉冲时钟输出电路，其中：
所述信号控制电路，分别与所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于输入时钟输入信号和使能信号；以及在所述时钟输入信号、所述使能信号和所述脉冲宽度控制电路输出的脉冲宽度控制信号的控制下，输出门控信号；
所述脉冲宽度控制电路，分别与脉冲时钟输出电路和所述信号控制电路相连，用于在所述脉冲时钟输出电路输出的脉冲时钟信号的控制下，输出脉冲宽度控制信号，并输入到信号控制电路中；
所述脉冲时钟输出电路，用于在所述门控信号和所述时钟输入信号的驱动下，输出脉冲时钟信号。


2.根据权利要求1所述的方法，其特征在于，所述信号控制电路包括时钟输入电路和信号锁存电路，其中：
所述时钟输入电路，用于分别输入所述使能信号和所述时钟输入信号，并分别输出第一控制信号和第二控制信号；
所述信号锁存电路，分别与所述信号输入电路、所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于在所述第一控制信号、所述第二控制信号和所述脉冲宽度控制信号的驱动下，输出门控信号。


3.根据权利要求2所述的方法，其特征在于，所述时钟输入电路包括第一反相器和第二反相器，其中：
所述第一反相器，用于输入所述使能信号，并输出所述第一控制信号；
所述第二反相器，用于输入所述时钟输入信号，并输出所述第二控制信号。


4.根据权利要求3所述的方法，其特征在于，所述信号锁存电路包括第一或非门和第二或非门，所述第一或非门为三端输入的或非门，所述第一或非门用于输出所述门控信号，其中：
所述第一或非门的输入端，分别与所述第一反相器的输出端、所述脉冲宽度控制电路的输出端、所述第二或非门的输出端相连；

【专利技术属性】
技术研发人员：郭俊彦，
申请(专利权)人：新华三半导体技术有限公司，
类型：发明
国别省市：四川;51