基于FPGA的超高速最值检测器制造技术

本发明专利技术提供的是一种基于FPGA的超高速最值检测器，所述检测器由全并行比较器、多输入与门、多输入或门、优先编码器以及优先编码器组成，利用FPGA的并行特性和内部丰富的布线资源，可将所有待检测数据同时与其他数据进行并行检测，选用独热码对优先编码器进行编码，并用组合逻辑的形式处理检测结果，得到待检测数据最大值和最小值的序号。本发明专利技术针对高速数据处理中对数据最大值最小值检测中实时性的要求，设计了一种超高速最值检测器，经测试速度远高于传统方法，可广泛用于高速数据处理领域。

【技术实现步骤摘要】
基于FPGA的超高速最值检测器(一)
本专利技术涉及一种最值检测器，尤其涉及一种基于FPGA的超高速最值检测器，能够在极短时间内检测输入数据的最大值和最小值，可用于信息搜索，模式识别，大数据等多种
(二)
技术介绍
获取最值数据一般采用两两比较的串行比较方法，在每个时钟周期把比较结果暂存，在下一个时钟周期进行下一次的两两比较。常用方法有：冒泡排序和二叉树排序。冒泡排序是最基本的一种排序方法，也是硬件电路中应用最广泛的一种排序方法。冒泡排序的原理类似于水中冒泡，大的数沉下去，小的数冒起来，即较大的数向队列的后部排，较小的数向前排。冒泡排序用于检测最大值的具体操作为：把n个数按顺序排列，首先比较第一个数和第二个数，将较大的一个放在后面，然后比较第二个数和第三个数，同样将较大的放在后面，依此类推，直到比较完第n个数和第n-1个数，最后一个数即为最大值。检测最小值的方法类似，先比较第n个数和第n-1个数，较小的放在前面，以此类推比较完第一个数和第二个数后，第一个数即为最小值。在硬件电路中实现冒泡排序时，最大值检测和最小值检测分别需要n-本文档来自技高网...

【技术保护点】
1.一种基于FPGA的超高速最值检测器。其特征是在于全并行比较器1、多输入与门2、多输入或门3、优先编码器4以及优先编码器5组成。所述的全并行比较器1的输入端与n个待比较数据连接2,所述的全并行比较器1的输出端共n组数据，每组包括n-1个数据,所述的全并行比较器1输出端的n组数据分别与n个多输入与门2和n个多输入或门3连接，所述第m个多输入与门2(1<＝m<＝n)的输入端和所述第m组全并行比较器1的n-1个数据连接，所述第m个多输入或门3(1<＝m<＝n)的输入端和所述第m组全并行比较器1的n-1个数据连接，所述n个多输入与门2的输出端按编号顺序从小到大与优先编码器4连...

【技术特征摘要】
1.一种基于FPGA的超高速最值检测器。其特征是在于全并行比较器1、多输入与门2、多输入或门3、优先编码器4以及优先编码器5组成。所述的全并行比较器1的输入端与n个待比较数据连接2,所述的全并行比较器1的输出端共n组数据，每组包括n-1个数据,所述的全并行比较器1输出端的n组数据分别与n个多输入与门2和n个多输入或门3连接，所述第m个多输入与门2(1<＝m<＝n)的输入端和所述第m组全并行比较器1的n-1个数据连接，所述第m个多输入或门3(1<＝m<＝n)的输入端和所述第m组全并行比较器1的n-1个数据连接，所述n个多输入与门2的输出端按编号顺序从小到大与优先编码器4连接，所述n个多输入或门3的输出端按编号顺序从小到大与优先编码器5连接。


2.根据权利要求1所述的基于FPGA的超高速最值检测器，其特征在于所述的全并行比较器1包括n个全并行比较器模块，每个全并行比较器模块包括n-1个并行比较器，在第m个比较器模块中(1<＝m<＝n),第m个数据与除自身外的所有n-1个输入数据同时进行比较。


3.根据权利要求1所述的基于FPGA的超高速最值检测器，其特征在于所述的多输入与门包括n+1个PMOS管和n+1个NMOS管，n个所述NMOS的栅极和n个数据输入端连接，所述NMOS1漏极与电源连接，所述NMOS2至NMOSn的漏极连接上一级的源极，所述NM...

【专利技术属性】
技术研发人员：张文涛，杜浩，王靖琨，熊显名，李思敏，曾启林，
申请(专利权)人：桂林电子科技大学，
类型：发明
国别省市：广西;45