用于降低死区时间效率低下的栅极驱动器电路制造技术

本申请公开用于降低死区时间效率低下的栅极驱动器电路。驱动器电路(600)包括接收控制信号(VIN 435)的第一缓冲器(415)和耦合至第一缓冲器和输出(495)的第一晶体管(M2)。第二晶体管(M5)耦合至第一电流镜(430)和输出。第三晶体管(M6)耦合至输出和反相器(440)。第四晶体管(M7)在其控制输入处接收反相器的输出并且耦合至输出。第五晶体管(M8)耦合至第三晶体管。第二、第三和第五晶体管在其各自的控制输入处接收电源电压(Vmotor)。第六晶体管(M9)在其控制输入处接收控制信号的反相并且耦合至第五晶体管和第二电流镜(525)。电流源(535)耦合至第二电流镜和第二缓冲器(540)。第七晶体管(M12)在其控制输入处接收第二缓冲器的输出并且耦合至第一缓冲器。第八晶体管(M13)耦合至第一缓冲器和第七晶体管。

【技术实现步骤摘要】
用于降低死区时间效率低下的栅极驱动器电路
技术介绍
H桥驱动器包括两个高侧晶体管和两个低侧晶体管，并且被配置为使得每个高侧晶体管与相应的低侧晶体管串联，并且负载耦合至高侧晶体管和低侧晶体管对之间的节点。每对高侧晶体管和低侧晶体管称为半桥。栅极驱动器电路将控制信号转换为功率信号，其可以有效地导通和截止H桥驱动器中的每个晶体管。为了防止在从高到低或从低到高的转变期间半桥内的直通条件，在一个晶体管的截止和另一晶体管的导通之间插入死区时间。死区时间的长度通常等于导通或截止半桥驱动器中的晶体管所需的时间。但是，死区时间限制了H桥驱动器的操作频率，并且允许通过H桥驱动器中的晶体管进行功耗。一些栅极驱动器电路通过更快地导通和截止晶体管来降低死区时间期间的功耗。这可以提高H桥驱动器的效率，却是以在集成电路(IC)中生成电磁干扰(EMI)为代价，破坏了IC中其他电路的操作。一些栅极驱动器电路通过实现比较器以检测每个晶体管在导通和截止期间的不同操作区域，并且仅加速不太可能引起EMI的区域，从而平衡快速导通和截止时间与受控EMI的需求。但是，特别是对于需要浮动电源的高侧栅极驱动器来说，这本文档来自技高网...

【技术保护点】
1.一种上拉驱动器电路，其包括：/n第一子电路，其被配置为在第一操作区域期间控制所述上拉驱动器电路通过输出节点输出的驱动电流，其包括：/n缓冲器，和/n第一晶体管，其耦合至所述缓冲器和所述输出节点；第二子电路，其被配置为在第二操作区域期间控制所述驱动电流，其包括：/n第二晶体管，其耦合至电流镜，和/n第三晶体管，其耦合至所述电流镜和所述输出节点；和/n第三子电路，其被配置为在第三操作区域期间控制所述驱动电流，其包括：/n第四晶体管，其耦合至反相器和所述输出节点，和/n第五晶体管，其耦合至所述反相器和所述输出节点。/n

【技术特征摘要】
20190508 US 16/406,1041.一种上拉驱动器电路，其包括：
第一子电路，其被配置为在第一操作区域期间控制所述上拉驱动器电路通过输出节点输出的驱动电流，其包括：
缓冲器，和
第一晶体管，其耦合至所述缓冲器和所述输出节点；第二子电路，其被配置为在第二操作区域期间控制所述驱动电流，其包括：
第二晶体管，其耦合至电流镜，和
第三晶体管，其耦合至所述电流镜和所述输出节点；和
第三子电路，其被配置为在第三操作区域期间控制所述驱动电流，其包括：
第四晶体管，其耦合至反相器和所述输出节点，和
第五晶体管，其耦合至所述反相器和所述输出节点。


2.根据权利要求1所述的上拉驱动器电路，其中，所述第二子电路进一步包括耦合在所述缓冲器和所述第一晶体管之间的第六晶体管。


3.根据权利要求1所述的上拉驱动器电路，其中，所述第一晶体管被配置为响应于所述输出节点上的电压大于由所述上拉驱动器电路驱动的晶体管的阈值电压而截止。


4.根据权利要求1所述的上拉驱动器电路，其中，所述第二子电路被配置为控制所述驱动电流，使得由所述上拉驱动器电路驱动的晶体管引起的电磁干扰小于阈值。


5.根据权利要求1所述的上拉驱动器电路，其中，所述第四晶体管被配置为接收电源电压，并且进一步被配置为响应于所述输出节点上的电压大于所述电源电压而导通。


6.一种下拉驱动器电路，其包括：
第一子电路，其被配置为在第一操作区域和第二操作区域期间生成所述下拉驱动器电路通过输出节点输出的驱动电流，其包括：
二极管，其耦合至所述输出节点和第一晶体管，和
第二晶体管，其耦合至所述第一晶体管和电流镜；第二子电路，其被配置为在所述第一操作区域和所述第二操作区域以及第三操作区域期间生成所述驱动电流，其包括：
第三晶体管，其耦合至所述输出节点和第四晶体管；和
第三子电路，其被配置为在所述第三操作区域期间生成所述驱动电流，其包括：
电流源，其耦合至所述电流镜和缓冲器，和
第五晶体管，其耦合至所述第三晶体管和所述第四晶体管，并且被配置为接收所述缓冲器的输出。


7.根据权利要求6所述的下拉驱动器电路，其中，所述第一子电路被配置为降低响应于所述输出节点上的电压在电源电压加上所述二极管两端的电压加上所述第一晶体管的阈值电压的特定范围内而生成的所述驱动电流。


8.根据权利要求6所述的下拉驱动器电路，其中，所述第一子电路被配置为响应于所述输出节点上的电压等于电源电压加上所述二极管两端的电压加上所述第一晶体管的阈值电压而停止生成驱动电流。


9.根据权利要求8所述的下拉驱动器电路，其中，所述第一晶体管被配置为接收所述电源电压，并且进一步被配置为响应于所述输出节点上的电压等于所述电源电压加上所述二极管两端的电压加上所述第一晶体管的阈值电压而截止。


10.根据权利要求6所述的下拉驱动器电路，其中，所述电流镜被配置为响应于所述第一子电路不生成驱动电流而停止生成电流。


11.根据权利要求10所述的下拉驱动器电路，其中，所述第五晶体管被配置为响应于所述电流镜不生成电流而导通。


12.一种驱动器电路，其包括：
第一缓冲器，其被配置为接收第一控制信号；
第一晶体管，其耦合至所述驱动器电...

【专利技术属性】
技术研发人员：K·G·尚卡尔，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US