一种低成本高速编程器驱动电路制造技术

本实用新型专利技术公开了一种低成本高速编程器驱动电路，包括芯片U1A、芯片U2、电阻RS1、二极管D1和MOS管M1，所述芯片U1A的信号输出端IO1分别连接二极管D1的阳极和电阻RD1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接信号VG，MOS管M1的漏极连接芯片U2的端口DRV1和锁紧座ZIFI，本实用新型专利技术编程器产品的IO时钟速度可以达到60MHz，超过同类产品。而且因为VPP高压不会加到FPGA IO上，所以整机功耗也大大降低，发热量减小，直接使用USB即可提供整机工作电流，不需要额外的电源适配器；自研芯片PD48A的使用，使编程器全驱电路的线路板面积减小90％，成本降低80％，获得了良好的经济效益。

【技术实现步骤摘要】
一种低成本高速编程器驱动电路
本技术涉及编程器
，具体是一种低成本高速编程器驱动电路。
技术介绍
目前，其他公司的全驱通用编程器，所采用的IO驱动结构如图1所示(实际产品有48到144路相同的IO驱动电路)，ZIF1是编程器锁紧座接口,接目标芯片的引脚，这些引脚的功能可以是通用IO，芯片供电VDD，芯片编程高压VPP或者电源GND，所以需要配上图1这样的电路来完成不同的功能。这种电路结构存在一个瓶颈，就是编程时IO的速度上不去，尤其是目标芯片内置弱上拉双向IO的数据总线，比如NAND闪存，读写速度很难超过10MB/S。另外VPP电路的功耗非常大，RS1必须使用大功率的电阻，发热量大。具体原因如下：QC1/QP1/QN1这三个三极管的CE极之间都存在结间电容，不同型号的三极管，这个电容的容量在数pF到数十pF之间，这些结间电容与RS1构成了RC积分电路，致使高速IO信号波形出现严重失真，限制了编程器读写速度的提升。如果要解决速度瓶颈，只有两个途径，一是降低三极管PN结电容，这个因半导体工艺的限制，目前很难做出PN结电容更小的三极管。二是减小RS1的阻值，但这个电路中,RS1又作为VPP电压的限流电阻，保护FPGAIO不被烧坏，假设VPP＝21.5V，VCCIO＝3.3V，QP1导通，此时RS1两端压降为21.5-3.3-0.7＝17.5V，RS1功耗为U*U/R＝0.93W，这个功耗相当大。如果将RS1减小到100欧，那么RS1的功耗将达到3.06W，很显然已经远远超过普通贴片电阻的最大功率了，整机的功耗也将非常大，所以想要提高速度，就必须解决VPP供电和RS1电阻、三极管结间电容的矛盾。这种电路结构结构复杂，驱动信号比较多，如图3所示，通常使用多个74HC595与ULN2003A芯片级联，以48路VDD/VPP/VXX/GND功率驱动为例，需要使用24个74HC595和21个ULN2003A级联，来产生48×4个驱动信号，并且还需要192个三极管、96个二极管以及数百个电阻，才能构成完整电路，如此复杂的结构导致电路板尺寸过大，高速信号完整性难以保证，同时产品成本也居高不下。
技术实现思路
本技术的目的在于提供一种低成本高速编程器驱动电路，以解决上述
技术介绍
中提出的问题。为实现上述目的，本技术提供如下技术方案：一种低成本高速编程器驱动电路，包括芯片U1A、芯片U2、电阻RS1、二极管D1和MOS管M1，所述芯片U1A的信号输出端IO1分别连接二极管D1的阳极和电阻RD1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接信号VG，MOS管M1的漏极连接芯片U2的端口DRV1和锁紧座ZIFI。作为本技术的进一步技术方案：所述信号VG是程控可变电压，由MCU或FPGA程序控制。作为本技术的进一步技术方案：所述芯片U1A为FPGA芯片。作为本技术的进一步技术方案：所述MOS管M1为N沟道MOS管。作为本技术的进一步技术方案：所述芯片U2的型号为PD48A芯片，内部集成了数字控制电路、保护电路和192个功率MOS管。与现有技术相比，本技术的有益效果是：本技术编程器产品的IO时钟速度可以达到60MHz，超过同类产品。而且因为VPP高压不会加到FPGAIO上，所以整机功耗也大大降低，发热量减小，直接使用USB即可提供整机工作电流，不需要额外的电源适配器；自研芯片PD48A的使用，使编程器全驱电路的线路板面积减小90％，成本降低80％，获得了良好的经济效益。附图说明图1为现有技术的原理简图图；图2为本技术的电路图。图3为现有技术的整体电路图。图4是PD48A芯片的内部框图。图5是封装示意图。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。请参阅图2、图4和图5，实施例1：一种低成本高速编程器驱动电路，包括芯片U1A、芯片U2、电阻RS1、二极管D1和MOS管M1，所述芯片U1A的信号输出端IO1分别连接二极管D1的阳极和电阻RD1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接信号VG，MOS管M1的漏极连接芯片U2的端口DRV1和锁紧座ZIFI。图中VCCIO的电压范围为DC1.2–3.6V，VDD电压范围通常为DC1.2–6.5V，VPP电压范围通常为DC6-25V，三者都由锁紧座上待编程的芯片参数决定，VG是程控可变电压，由MCU或FPGA程序控制，在一定范围内可调，在不同VCCIO电压下，都能够精确控制MOS管M1的开启和关断。计算公式为VG＝VCCIO+Vf(D1)+Vgsth(M1),其中Vf(D1)为箝位二极管D1的正向压降，通常在0.5-0.7V之间，Vgsth(M1)是MOS管M1的开启电压，通常在1.5-2.5V之间。此处假设Vf(D1)为0.7V，Vgsth(M1)为2V，待烧录芯片的VDD和IO电压为3.3V，VPP为12V，MCU程序调整VCCIO为3.3V，调整VG＝3.3+0.7+2＝6V。因为ZIF1对应的待烧录芯片引脚，可能有4种情况：VDD/VPP/GND或者信号IO，因此我们分4种情况来分析：1、当锁紧座ZIF1位置对应的芯片引脚为VDD供电时，A点对应的FPGAIO内部设为推挽输出高电平，此时A点电压约等于3.3V。然后“VDD驱动1”信号由MCU控制拉低，则VDD电压3.3V加到ZIF1上，此时M1的D极是3.3V，G极是6V，S极电压约等于3.3V,D极与S极的电压一样，M1处于关断状态，VDD供电不会加载到FPGAIO。2、当锁紧座ZIF1位置对应的芯片引脚为VPP供电时，A点对应的FPGAIO内部设为悬浮状态。此时“VPP驱动1”信号由MCU控制拉低，则VPP高压12V加到ZIF1上，此时M1的D极是12V，G极是6V，A点电压被箝位在VCCIO+Vf(D1)也就是4V，S极电压略高于4V,此时M1处于接近关断的线性状态，所以MOS管M1会有数毫安的小电流通过，在VG、VCCIO和MOS管M1参数已确定的情况下，电流大小取决于RS1阻值，调整RS1阻值到保证MOS管M1和电阻RS1的实际功耗在安全范围内即可。3、当锁紧座ZIF1位置对应的芯片引脚为GND时，A点对应的FPGAIO内部设为推挽输出低电平，此时A点电压约等于0V。然后“GND驱动1”信号由MCU控制拉高，则ZIF1被拉低接地，此时M1的D极接近0V，G极是6V，S极电压约等于0V,D极与S极的电压一样，此时M1处于关断状态，不影响GND电路正常工作；4、当锁紧座ZIF1位置对应的芯片引脚信号IO本文档来自技高网...

【技术保护点】
1.一种低成本高速编程器驱动电路，包括芯片U1A、芯片U2、电阻RS1、二极管D1和MOS管M1，其特征在于，所述芯片U1A的信号输出端IO1分别连接二极管D1的阳极和电阻RD1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接信号VG，MOS管M1的漏极连接芯片U2的端口DRV1和锁紧座ZIFI。/n

【技术特征摘要】
1.一种低成本高速编程器驱动电路，包括芯片U1A、芯片U2、电阻RS1、二极管D1和MOS管M1，其特征在于，所述芯片U1A的信号输出端IO1分别连接二极管D1的阳极和电阻RD1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接信号VG，MOS管M1的漏极连接芯片U2的端口DRV1和锁紧座ZIFI。


2.根据权利要求1所述的一种低成本高速编程器驱动电路，其特征在于，所述MOS管M1为N沟道MOS管。

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【专利技术属性】
技术研发人员：季春，
申请(专利权)人：季春，
类型：新型
国别省市：安徽;34