一种采用混合结构的数字脉冲宽度调制模块制造技术

本发明专利技术公开了一种基于ASIC设计流程的数字脉冲宽度调制模块，属于电子技术领域，主要包括Sigma‑Delta调制器和Core DPWM两部分。Core DPWM由计数‑比较模块，延迟链和RS触发器组成，Sigma‑Delta调制器采用噪声整形技术，将Core DPWM模块的有效分辨率进行扩展。延迟链由可调节延迟单元和多路选择器串联组成，并配有校准模块控制延迟链的总延迟约为一个时钟周期。本发明专利技术使用多种结构组成混合结构，避免了单一结构在实现高分辨率DPWM模块时的各种缺点，具备线性度高、面积小、功耗低、容易修改的优点，有着极强的可移植性。

【技术实现步骤摘要】
一种采用混合结构的数字脉冲宽度调制模块
本专利技术涉及一种数字脉冲宽度调制电路，产生的调制信号可以应用于开关电源、直流电机控制等，属于电子

技术介绍
由于模拟电路存在设计难度大，可移植性差，器件性能容易受到工艺误差、工作电压、环境温度的影响的固有缺点，随着集成电路的发展，传统的模拟脉冲宽度调制(AnalogPulseWidthModulation，APWM)逐渐向着数字脉冲宽度调制(DigitalPulseWidthModulation，DPWM)过度。但是相比于APWM，DPWM在分辨率、线性度、开关频率方面还有一定的差距，如何提高这三个指标是DPWM设计时需要考虑的重点。基本的DPWM结构主要有三种：计数-比较型，延迟链型和环形振荡器型。计数-比较型的线性度高，但是实现高分辨率时需要极高时钟频率；延迟链型的开关频率与输入的时钟频率相同，但在实现高分辨率时会消耗大量芯片面积，线性度较差；环形振荡器型的原理与延迟链相似，不需要外部的时钟输入，面积消耗比延迟链型小，但是起振频率难以控制。由于单一结构的局限性，难以利用有限的设计资源达到设计指标的要求。因此，在实现高分辨率DPWM模块时，通常采用混合结构，利用不同基本结构的优点，并加入校准模块，降低工艺偏差、工作电压和环境温度带来的影响。同时，可以适当的采用数字抖动、Sigma-Delta调制等算法进一步提高DPWM模块的有效分辨率。
技术实现思路
为了克服现有的DPWM模块的精度低、线性度差的缺点，本专利技术提出了一种适用于ASIC流程的混合型数字脉冲宽度调制电路，利用噪声整形原理提高了有效分辨率位数，并具有很高的可移植性。本专利技术采用的技术方案如下：提出了一种数字脉冲宽度调制电路，包括：Sigma-Delta调制器，由计数器、比较器组成的计数-比较模块，由可调节延迟单元、校准模块组成的延迟链，及RS触发器。其中，计数-比较模块和延迟链组合为由硬件实现9-bit分辨率的CoreDPWM模块，再由Sigma-Delta调制器通过噪声整形技术将有效分辨率提高至12-bit。所有的模块均工作在统一的时钟源clk下。所述Sigma-Delta调制器使用了二阶Sigma-Delta调制，收到外部输入的12-bit控制信号DPWM_duty[11:0]后，通过噪声整形技术转化为9-bit的输出信号D[8:0]，抑制量化噪声，并传递给CoreDPWM模块中的计数-比较模块。所述计数-比较模块由6-bit位宽的计数器和比较器组成，计数器根据时钟信号clk进行计数，生成内部计数信号cnt[5:0]；比较器与占空比信号的高6位D[8:3]及计数信号cnt[5:0]连接。计数-比较模块会生成RS触发器的置位信号Set和延迟链的输入信号dlyclk。所述延迟链由8级可调节延迟单元串联组成，将输入信号dlyclk进行延迟，理想的总延迟时间为时钟clk的周期T。每一个延迟单元的输出连接在8-to-1多路选择器的输入端，多路选择器的选择信号与占空比信号的低3位D[2:0]连接，最终多路选择器的输出信号作为复位信号Reset送往RS触发器。校准模块会对输入信号dlyclk及第8级延迟单元的输出信号dlyclk_net8进行相位检测，根据相位差生成校准信号fix[5:0]，与所有的可调节延迟单元连接，对延迟进行调整。所述可调节延迟单元使用标准单元库的时钟缓冲器和多路选择器组成图5的结构，通过校准信号fix[5:0]，可以改变输入信号IN到输出信号OUT之间的通路，进而选择期望的延迟时间。所述校准模块对延迟链的总延迟时间进行检测，当输入信号dlyclk的下降沿比输入信号dlyclk_net8的上升沿更晚到来时，说明延迟时间小于一个时钟周期，通过校准信号fix[5:0]增大延迟单元的实际延迟；当输入信号dlyclk的下降沿比输入信号dly_clk_net8的上升沿更早到来时，说明延迟时间大于一个时钟周期，校准结束。所述RS触发器根据输入的置位信号Set和复位信号Reset生成对应的DPWM输出信号。本专利技术与传统的DPWM结构相比，具备线性度高、面积小、功耗低、容易修改的优点，有着极强的可移植性。采用了包含计数-比较结构和延迟链的混合结构，抛弃了基于PLL/DLL相移的结构，并加入二阶Sigma-Delta调制器，适用于基于ASIC的设计流程。延迟链采用标准单元库的器件搭建，在更换工艺时容易进行移植；设计了配套使用的校准模块，保证延迟链的总延迟时间约等于一个时钟周期，可以对工艺误差、工作电压和环境温度改变引起的延迟变化进行一定程度的校准。二阶Sigma-Delta调制器则通过噪声整形技术进一步提高了分辨率，只需要调节前级补偿器的带宽就可达到理想的有效位数。附图说明图1是DPWM模块的整体框图。图2是二阶Sigma-Delta调制器的z域建模。图3是由计数-比较模块和延迟链组成的CoreDPWM结构框图。图4是计数-比较模块的结构图。图5是可调节延迟模块的内部结构图。图6是校准模块的内部结构图。图7是校准状态机的状态转移图。图8是CoreDPWM的工作波形图。图9是不同工艺角下经过校准后延迟链延迟时间的统计图。具体实施方式为了更清楚的阐述本专利的方案，下面将以本实施例中的12-bit分辨率混合型DPWM模块为例，结合图1-图9进行详细说明。参照图1所示，本专利技术的DPWM模块包含两个部分。外部的Sigma-Delta调制器通过噪声整形技术，将12-bit的原始占空比控制信号DPWM_duty[11:0]转化为9-bit的控制信号D[8:0]，并传输到后级9-bit分辨率的CoreDPWM模块，CoreDPWM的分辨率完全由硬件实现。所有的同步电路全部工作在统一的时钟clk下。本实施例中时钟clk的频率为100MHz。本实施例中使用的Sigma-Delta调制器采用二阶Sigma-Delta调制，其z域模型如图2所示。信号Y(z)在经过位截断器后相当于叠加了一个量化噪声E(z)，反馈回路将低有效位数的输出信号V(z)反馈回输入，相当于将量化误差进行积分并叠加在输入信号U(z)上，生成下一时刻的输出信号V(z)，该过程的z域方程如式(1)所示：V(z)＝U(z)+(1-2z-1+z-2)E(z)其中，输入信号的传输函数为1，量化噪声的传输函数如式(2)所示：E(z)＝1-2z-1+z-2＝(1-z-1)-2当频率较低时，量化噪声的传输函数远小于1，量化噪声被抑制，而高分辨率的输入信号几乎没有被改变，输出信号与输入信号近似相等。虽然系统的频率不可能永远为零，必然会引入量化噪声，但是二阶Sigma-Delta调制模块已经对低频的量化噪声进行了有效抑制，可以用来提高分辨率位数。CoreDPWM模块的结构如图3所示。其中，高6bit分辨率由计数-比较结构实现，低3bit分辨率由8个可调节延迟单元串联的本文档来自技高网...

【技术保护点】
1.一种采用混合结构的数字脉冲宽度调制模块，其特征包括：利用基本的计数-比较结构和延迟链实现较低分辨率的Core DPWM模块，再通过Sigma-Delta调制器的噪声整形技术进行分辨率扩展，所有的时序逻辑使用同一个时钟源clk。/n

【技术特征摘要】
1.一种采用混合结构的数字脉冲宽度调制模块，其特征包括：利用基本的计数-比较结构和延迟链实现较低分辨率的CoreDPWM模块，再通过Sigma-Delta调制器的噪声整形技术进行分辨率扩展，所有的时序逻辑使用同一个时钟源clk。


2.根据权利要求1所述的Sigma-Delta调制器，其特征在于：输入信号的位数大于输出信号的位数，内部通过一阶Sigma-Delta调制或高阶Sigma-Delta调制对量化噪声进行抑制。


3.根据权利要求1所述的CoreDPWM模块，其特征在于：内部包含了延迟链，计数-比较模块和RS触发器，使用纯硬件的方式实现了DPWM结构。


4.根据权利要求3所述的计数-比较模块，其特征在于：包含了计数器和比较器，当计数器的值为0时，输出所述RS触发器的置位信号，当计数器的值与比较器的另一个输入信号相等时，输出延迟链需要的输入信号...

【专利技术属性】
技术研发人员：王忆文，杨洲，熊汇雨，周强，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51