集成电路系统、缓冲器电路及其方法技术方案

本发明专利技术的实施例涉及集成电路系统、缓冲器电路及其方法，缓冲器电路，包括与输入端子和输出端子之间的缓冲器串联耦合的输入端子、输出端子、缓冲器以及RC电路。其中，RC电路配置为相对于在输入端子处接收的输入信号的逻辑电压电平之间的转换时间，增加在输出端子处生成的输出信号的逻辑电压电平之间的转换时间，并且输出信号的转换时间是基于输入信号的逻辑反相的持续时间。

【技术实现步骤摘要】
集成电路系统、缓冲器电路及其方法
本专利技术的实施例涉及集成电路系统、缓冲器电路及其方法。
技术介绍
集成电路(ICs)通常通过外部保护电路来防止静电放电(ESD)和其他潜在的破坏性瞬态事件，外部保护电路在某些情况下称为过电压保护电路(OPC)或者瞬态电压抑制器(TVS)。这种保护通常在集成电路上电时提供并且可以包括接通钳位电路以释放瞬态电流，从而避免输入焊盘上的大电压应力。
技术实现思路
本专利技术的实施例提供了一种缓冲器电路，包括：输入端子；输出端子；缓冲器；以及电阻器-电容器(RC)电路，与输入端子和输出端子之间的缓冲器串联耦合，其中，电阻器-电容器电路配置为相对于在输入端子处接收的输入信号的逻辑电压电平之间的转换时间，增加在输出端子处生成的输出信号的逻辑电压电平之间的转换时间，以及输出信号转换时间是基于输入信号的逻辑反相的持续时间。本专利技术的实施例还提供了一种集成电路系统，包括：过电压保护电路，配置为在过电压保护电路输出端子处生成保护信号；以及缓冲器电路，配置为在缓冲器电路输出端子处生成缓冲器电路输出信号，本文档来自技高网...

【技术保护点】
1.一种缓冲器电路，包括：/n输入端子；/n输出端子；/n缓冲器；以及/n电阻器-电容器(RC)电路，与所述输入端子和所述输出端子之间的缓冲器串联耦合，/n其中，所述电阻器-电容器电路配置为相对于在所述输入端子处接收的输入信号的逻辑电压电平之间的转换时间，增加在所述输出端子处生成的输出信号的逻辑电压电平之间的转换时间，以及/n输出信号转换时间是基于所述输入信号的逻辑反相的持续时间。/n

【技术特征摘要】
20190503 US 62/843,049;20200212 US 16/789,0721.一种缓冲器电路，包括：
输入端子；
输出端子；
缓冲器；以及
电阻器-电容器(RC)电路，与所述输入端子和所述输出端子之间的缓冲器串联耦合，
其中，所述电阻器-电容器电路配置为相对于在所述输入端子处接收的输入信号的逻辑电压电平之间的转换时间，增加在所述输出端子处生成的输出信号的逻辑电压电平之间的转换时间，以及
输出信号转换时间是基于所述输入信号的逻辑反相的持续时间。


2.根据权利要求1所述的缓冲器电路，其中，
所述电阻器-电容器电路包括第一晶体管，所述第一晶体管与电源节点和参考节点之间的电阻器-电容器网络串联耦合；
所述电阻器-电容器网络包括与电容器并联的电阻器。


3.根据权利要求2所述的缓冲器电路，其中，所述第一晶体管是NMOS晶体管。


4.根据权利要求2所述的缓冲器电路，其中，
所述电阻器-电容器电路还包括串联耦合在所述第一晶体管和所述电阻器-电容器网络之间的第二晶体管，
所述第一晶体管和所述第二晶体管是不同的晶体管类型，
所述第一晶体管和所述第二晶体管中的每个的栅极耦合至所述电阻器-电容器电路的输入端子，以及
所述第一晶体管和所述第二晶体管中的每个的漏极耦合至所述电阻器-电容器电路的输出端子。


5.根据权利要求1所述的缓冲器电路，其中，所述电阻器-...

【专利技术属性】
技术研发人员：林宛彦，詹媛如，陈柏廷，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71