适用于JESD204B协议标准的高速并串转换电路制造技术

本发明专利技术公开了一种适用于JESD204B协议标准的高速并串转换电路，包括高速串行复接单元、两个第一复接单元、延时单元和第二复接单元，所述高速串行复接单元用于接收多路输入的并行数据，并通过并串转换将输入的多路并行数据转换为四路串行数据分别输出给两个第一复接单元，两个所述第一复接单元的输出端分别通过延时单元与第二复接单元电连接。本发明专利技术采用树形结构和串行结构结合的方式，将多比特的并行数据转化为串行数据，最高可将40bits的并行数据转化为1bit的串行数据，速率可高达10Gbps，提高了并行数据的处理能力，并大幅提高了输出串行数据的速率，实现高速数据的并串转换。

High speed parallel to serial converter for jesd204b

【技术实现步骤摘要】
适用于JESD204B协议标准的高速并串转换电路
本专利技术涉及高速并串转换电路领域，特别涉及一种适用于JESD204B协议标准的高速并串转换电路。
技术介绍
随着社会的发展和科技的进步，人们对信息的需求越来越高，信息交换的数量之大和速度之快达到了前所未有的程度。传统的并行接口的缺点是在高频下并行数据线之间存在较大时间偏斜，很难满足时序要求，且引脚数量众多，使得板级系统设计复杂；所以业界提出了使用高速串行的数据传输方式取代传统并行方式，高速串行数据传输方式已广泛应用于PCIE、USB3.0、SATA、RapidIO、以太网等物理接口中。Serdes(SERializer和DESerializer的简称，即串行器和解串器)中发送端电路需要把多路并行的低数据率信号转换成一路串行的高数据率信号，再经过驱动后送入信道中进行传输，这个过程称为多路复接。目前已提出的并串转换电路实现方式有串行、并行和树形结构。串行结构即为一个并入串出的移位寄存器，其可转换任意宽度的并行数据，电路结构简单，易于实现，但是必须工作在全速率时钟下，其电路的功耗与工作频率成本文档来自技高网...

【技术保护点】
1.一种适用于JESD204B协议标准的高速并串转换电路，其特征在于，包括一个高速串行复接单元、两个第一复接单元、一个延时单元和一个第二复接单元，所述高速串行复接单元用于接收输入的多路并行数据，并通过并串转换将输入的多路并行数据转换为四路串行数据,两路串行数据输出给一个第一复接单元，另两路串行数据输出给另一第一复接单元；所述第一复接单元用于将输入的两路串行信号合并为一路串行信号后输出，两个所述第一复接单元的输出端分别与延时单元的一输入端电连接；所述第二复接单元每一输入端分别与延时单元的一输出端电连接，所述第二复接单元用于将延时单元的每两路输出信号合并为一路串行信号后输出，所述第二复接单元的工作...

【技术特征摘要】
1.一种适用于JESD204B协议标准的高速并串转换电路，其特征在于，包括一个高速串行复接单元、两个第一复接单元、一个延时单元和一个第二复接单元，所述高速串行复接单元用于接收输入的多路并行数据，并通过并串转换将输入的多路并行数据转换为四路串行数据,两路串行数据输出给一个第一复接单元，另两路串行数据输出给另一第一复接单元；所述第一复接单元用于将输入的两路串行信号合并为一路串行信号后输出，两个所述第一复接单元的输出端分别与延时单元的一输入端电连接；所述第二复接单元每一输入端分别与延时单元的一输出端电连接，所述第二复接单元用于将延时单元的每两路输出信号合并为一路串行信号后输出，所述第二复接单元的工作频率是第一复接单元工作频率的两倍。


2.根据权利要求1所述的适用于JESD204B协议标准的高速并串转换电路，其特征在于，所述高速串行复接单元包括四个高速串行复接器，所述高速串行复接器用于将10bits或8bits的并行数据转化为1bit的串行数据。


3.根据权利要求2所述的适用于JESD204B协议标准的高速并串转换电路，其特征在于，所述高速串行复接器包括十级相互串联的复接电路，每一所述复接电路均包括第一触发器、第一选择器和第二触发器，所述第一选择器为单端控制的二选一选择器，所述第一触发器的输入端用于接收输入的并行数据，触发端连接时钟信号pll_clk_div20，输出端与第一选择器的第一输入端电连接，所述第一选择器的控制端连接时钟信号pll_clk_div20，输出端与第二触发器的输入端电连接，所述第二触发器的触发端连接时钟信号pll_clk_div2，所述时钟信号pll_clk_div2的频率是时钟信号pll_clk_div20频率的10倍；所述第一触发器和第二触发器的复位端均连接复位信号ck_rdy；
对于第一级复接电路，其第一选择器的第二输入端与第二级复接电路的第二触发器的输出端电连接，其第二触发器的输出端作为该高速串行复接器的输出端与第一复接单元电连接；对于中间的八级复接电路，其第一选择器的第二输入端分别与后一级复接电路的第二触发器的输出端电连接；对于第十级复接电路，其第一选择器的第二输入端悬空。


4.根据权利要求3所述的适用于JESD204B协议标准的高速并串转换电路，其特征在于，每一所述复接电路还包括一个三选一开关，所述三选一开关的输出端与对应的第一触发器的输入端电连接，所述三选一开关的第一控制端连接控制信号Buswidth_lsbf_en，第二控制端连接控制信号Buswidth_n_lsbf_n，第三控制端连接控制信号Buswidth_lsbf_n；十个所述三选一开关的第一输入端以顺序方式依次连接十位输入并行信号，第三输入端以逆序方式依次连接十位输入并行信号，前八级复接电路的三选一开关的第二输入端以逆序方式依次连接八位输入并行信号，第九级和第十级复接电路的三选一开关的第二输入端悬空。


5.根据权利要求1所述的适用于J...

【专利技术属性】
技术研发人员：臧剑栋，丁一，刘军，付东兵，王健安，陈光炳，唐枋，殷鹏，
申请(专利权)人：中国电子科技集团公司第二十四研究所，重庆吉芯科技有限公司，
类型：发明
国别省市：重庆;50