用于字对齐的系统和方法技术方案

一种用于字对齐的系统和方法。在一些实施例中，该系统包括串并转换器电路、对齐检测电路和时钟发生器电路。时钟发生器电路具有连接到串并转换器电路的多个使能输入的多个使能输出以及连接到串并转换器电路的多个时钟输入的多个时钟输出。对齐检测电路被配置为检测粗略字对齐；并且响应于检测到粗略字对齐而引起时钟发生器电路的复位。

System and method for word alignment

【技术实现步骤摘要】
用于字对齐的系统和方法相关申请的交叉引用本申请要求2018年10月31日提交的名称为“WORDALIGNMENTUSINGDESERIALIZERPATTERNDETECTION(使用串并转换器模式检测的字对齐)”的美国临时申请第62/753,859号的优先权和权益，其全部内容通过引用并入本文。
根据本公开的实施例的一个或多个方面涉及串行到并行的转换，并且更具体地涉及用于使用串并转换器模式检测的字对齐的系统和方法。
技术介绍
串并转换器电路可以被用在各种应用中，例如以将串行数据流转换为并行数据流。当串行数据流源自远程发射器并且串并转换器电路是接收器的一部分时，整个系统的复位信号可能不可用，并且这可能有利于从接收的数据流本身推断该数据流中的字边界。这种过程可以被称为字对齐。因此，需要一种用于字对齐的系统和方法。
技术实现思路
根据本公开的一些实施例，提供了一种用于字对齐的系统，该系统包括：串并转换器电路；对齐检测电路；以及时钟发生器电路，时钟发生器电路具有连接到串并转换器电路的多个使能输入的多个使能输出本文档来自技高网...

【技术保护点】
1.一种用于字对齐的系统，所述系统包括：/n串并转换器电路；/n对齐检测电路；以及/n时钟发生器电路，/n所述时钟发生器电路具有：连接到所述串并转换器电路的多个使能输入的多个使能输出，以及连接到所述串并转换器电路的多个时钟输入的多个时钟输出；/n所述对齐检测电路被配置为：检测粗略字对齐；并且响应于检测到所述粗略字对齐而引起所述时钟发生器电路的复位。/n

【技术特征摘要】
20181031 US 62/753,859;20190213 US 16/275,1931.一种用于字对齐的系统，所述系统包括：
串并转换器电路；
对齐检测电路；以及
时钟发生器电路，
所述时钟发生器电路具有：连接到所述串并转换器电路的多个使能输入的多个使能输出，以及连接到所述串并转换器电路的多个时钟输入的多个时钟输出；
所述对齐检测电路被配置为：检测粗略字对齐；并且响应于检测到所述粗略字对齐而引起所述时钟发生器电路的复位。


2.根据权利要求1所述的系统，其中所述串并转换器电路包括多个级，每个级包括：
一个或多个解复用器，以及
多个触发器，每个触发器具有连接到所述一个或多个解复用器中的一个的相应输出的数据输入。


3.根据权利要求2所述的系统，其中：
所述多个级中第一级的第一触发器的数据输出连接到所述对齐检测电路的输入；
所述对齐检测电路被配置为根据所述第一触发器的所述数据输出处的值的改变来检测所述粗略字对齐；并且
所述第一级不是所述串并转换器电路的最后一级。


4.根据权利要求1所述的系统，其中，所述对齐检测电路进一步被配置为响应于检测到所述粗略字对齐而捕获精细对齐码。


5.根据权利要求1所述的系统，进一步包括：被配置为以一个比特位置的增量调整字对齐的精细对齐电路。


6.根据权利要求5所述的系统，其中所述精细对齐电路包括：
多个移位块，具有相差一个比特位置的延迟；和
多路复用器，被配置为从所述多个移位块中的一个选择数据流。


7.根据权利要求6所述的系统，其中：
所述对齐检测电路进一步被配置为响应于检测到所述粗略字对齐而捕获精细对齐码；并且
所述精细对齐电路的所述多路复用器被配置为基于所述精细对齐码从所述多个移位块中的一个选择数据流。


8.根据权利要求5所述的系统，其中：
所述串并转换器电路包括多个级，每个级包括：一个或多个解复用器以及多个触发器，每个触发器具有连接到所述一个或多个解复用器中的一个的相应输出的数据输入；
所述多个级中的第一级的第一触发器的数据输出连接到所述对齐检测电路的输入；
所述对齐检测电路被配置为根据所述第一触发器的所述数据输出处的值的改变来检测所述粗略字对齐，并且
所述第一级不是所述串并转换器电路的最后一级。

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【专利技术属性】
技术研发人员：迈克尔·王，A·阿米尔克汉尼，
申请(专利权)人：三星显示有限公司，
类型：发明
国别省市：韩国;KR